基于65nm CMOS工藝的低功耗觸發(fā)器設計.pdf

1、隨著CMOS集成電路的不斷發(fā)展，集成電路的集成度不斷增大，時鐘頻率越來越高，功耗也隨著急劇增加。集成電路過高的功耗對設備的散熱性能及穩(wěn)定性提出了更高的要求，各種移動便攜式設備的續(xù)航能力也受到越來越大的挑戰(zhàn)。因此，低功耗設計在超大規(guī)模集成電路設計過程中越來越重要。另一方面，隨著器件尺寸不斷縮小，MOS管不再像理想壓控開關(guān)那樣工作;電路集成度的增大使互連線占的比重越來越大，由互連線帶來的信號完整性及功耗問題日益嚴重。使用多值邏輯或負阻器件減

2、少實現(xiàn)相同功能電路所用的器件數(shù)目成為解決問題的有效方法。負阻器件由于其獨特的電流-電壓特性，大大加強了其所能實現(xiàn)的邏輯功能，有利于減少實現(xiàn)相同邏輯功能電路使用的器件數(shù)目，受到越來越多的關(guān)注。
　　在超大規(guī)模集成電路中，時鐘系統(tǒng)的功耗幾乎占電路總功耗的三分之一。而在時鐘系統(tǒng)中，由觸發(fā)器及直接驅(qū)動觸發(fā)器的緩沖器產(chǎn)生的功耗約占時鐘系統(tǒng)消耗功耗的90％左右。因此，設計具有低功耗性能的觸發(fā)器對降低整個芯片的功耗具有非常重要的意義。
　

3、　相比主從型觸發(fā)器，脈沖型觸發(fā)器結(jié)構(gòu)簡單，通常只需要一級鎖存器，在功耗及速度方面具有非常大的優(yōu)勢;另外，基于CMOS負阻器件的觸發(fā)器設計極少。本文主要研究低功耗脈沖型觸發(fā)器設計及基于CMOS負阻器件的觸發(fā)器設計。首先，本文基于條件控制時鐘技術(shù)設計了一種在數(shù)據(jù)輸入信號跳變率較低時具有明顯低功耗優(yōu)勢的單邊沿脈沖型觸發(fā)器CCFF。條件控制時鐘技術(shù)結(jié)合了時鐘邊沿觸發(fā)控制及門控時鐘技術(shù)的優(yōu)點，使CCFF能夠在數(shù)據(jù)輸入信號和輸出信號相同時封鎖時鐘信

4、號，抑制不必要的脈沖信號產(chǎn)生，減少了觸發(fā)器內(nèi)部節(jié)點的冗余跳變，從而大大降低了觸發(fā)器功耗。其次，本文基于條件控制時鐘技術(shù)設計了一個具有極低功耗而且非常穩(wěn)定的單邊沿脈沖型電平轉(zhuǎn)換觸發(fā)器CC-LCFF。CC-LCFF能夠在數(shù)據(jù)輸入信號和輸出信號相同時封鎖脈時鐘信號，使脈沖發(fā)生器不產(chǎn)生時鐘的反相延時信號，避免了觸發(fā)器的冗余觸發(fā)，減少了觸發(fā)器內(nèi)部節(jié)點的冗余跳變，從而大大降低了功耗。最后，本文在分析負阻器件及單雙穩(wěn)態(tài)轉(zhuǎn)換邏輯單元MOBILE(MOn

5、o-stable BI-stable transition Logic Element)的工作特性基礎上，使用基于CMOS工藝的MOS-NDR負阻器件設計了一個時鐘上升沿觸發(fā)的D觸發(fā)器。
　　基于SMIC65nmCMOS工藝，Hspice(@)后端仿真結(jié)果表明:與文獻中的同類觸發(fā)器相比，新設計的CCFF在數(shù)據(jù)輸入信號的開關(guān)活動性為10％時功耗優(yōu)勢非常明顯，功耗相比減少了42％～71％，而且其性能在不同PVT條件及工藝角下偏差都較小

6、，由于使用條件控制時鐘技術(shù)，其延時較大，所以CCFF適合用于要求低功耗的非關(guān)鍵路徑中;與文獻中的電平轉(zhuǎn)換觸發(fā)器相比，新設計的CC-LCFF在數(shù)據(jù)輸入信號的開關(guān)活動性小于80％時功耗都最小，在數(shù)據(jù)輸入信號開關(guān)活動性為10％時，功耗相比減少了66％～73％，而且其性能在不同PVT條件及工藝角下都具有較小偏差，因此CC-LCFF非常適合用于低功耗的雙電源CVS系統(tǒng)中;基于CMOS工藝MOS-NDR負阻器件設計的D觸發(fā)器具有正確的邏輯功能，與基