數字均衡器的設計及Verilog實現.pdf_第1頁
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文檔簡介

1、　　隨著數字信號處理及集成電路技術的進步,數字通信也在向著高速和高可靠性的方向發(fā)展。但由于通信信道的傳輸特性并不是理想的,數字信號在傳輸過程中會產生碼間串擾,從而增加通信的誤碼率。均衡技術常用來消除碼間串擾,自適應均衡技術可以跟蹤時變信道,降低碼間串擾和噪聲對通信質量的不良影響。所以,在通信系統的接收模塊中加入均衡器是十分必要的。
　　本文介紹了碼間串擾的產生和消除機制,闡述了均衡原理。從理論和計算機仿真的角度對迫零算法、最小均

2、方(LMS)算法、變步長LMS算法和遞歸最小二乘(RLS)算法進行了分析。仿真結果表明,使用γ值為0.00048的變步長LMS算法可以大幅改善LMS算法的收斂速度；與 RLS 算法相比,LMS 算法收斂速度較慢,但是結構簡單,易于硬件實現。
　　本文采用自上而下的設計思想,使用Verilog硬件描述語言設計了基于LMS算法的自適應均衡器,給出了頂層設計以及各個模塊的設計思想和詳細描述。使用 Modelsim 仿真驗證,仿真波形表

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