65nm CMOS工藝22Gb-s VCSEL驅動器電路設計.pdf

1、進入21世紀以來，信息量的爆炸式增長對通信系統(tǒng)的傳輸速率提出了更高的要求。在短距離互連方面，目前有兩種技術，分別是電互連和光互連。其中，新興的光互連技術因其以光波為信息載體，相比于傳統(tǒng)的電互連，在高速互連上擁有極大的天然優(yōu)勢。而垂直腔面發(fā)射激光器(Vertical CavitySurface Emitting Laser, VCSEL)的發(fā)展成熟進一步為光互連取代電互連掃除了價格上的障礙。
　　本文所研究設計的VCSEL驅動器電路

2、位于光互連通信系統(tǒng)發(fā)射機的末端，是發(fā)射機的核心模塊。電路基于TSMC的65nm GP CMOS工藝設計，采用電流驅動方案，使用預加重波形補償技術提升眼圖質量，整體由50Ω輸入級、限幅放大器、壓控延時線以及驅動級構成。輸入級完成阻抗匹配和直流電平加載;限幅放大器將輸入信號放大整形為主驅動信號;壓控延時線產生主驅動信號的延時信號;驅動級最終實現預加重波形補償并將補償后的電流輸出。為了實現較高精度的調制、偏置電流數控，驅動級被設計為相同結構、

3、尺寸比1∶2∶4∶8∶16的5份，每份由對應的數控位控制開啟。電路的高速信號通路全部采用電流模邏輯結構以提高工作速度。
　　最終電路的芯片面積為1045μm×410μm。前仿真結果顯示，調制、偏置電流數控精度在各工藝角和0℃～85℃均達到差分非線性誤差小于1LSB，積分非線性誤差小于2.5LSB。后仿真結果顯示，電路在各工藝角和0℃～85℃均能在22Gb/s速率下獲得良好眼圖，在25Gb/s速率下仍能工作，標準輸出電流情況下電路總