基于65nm工藝的存儲(chǔ)器可測(cè)性設(shè)計(jì).pdf

1、隨著超大規(guī)模集成電路的不斷發(fā)展，片上系統(tǒng)芯片(SystemOnaChip，SoC)的集成度和復(fù)雜度不斷提高，嵌入式存儲(chǔ)器占芯片面積比例也越來越大。由于嵌入式存儲(chǔ)器中晶體管密集，存在高布線密度、高復(fù)雜度和高工作頻率等因素，容易發(fā)生物理缺陷。嵌入式存儲(chǔ)器的成品率成為決定系統(tǒng)芯片成品率的重要因素。因此，嵌入式存儲(chǔ)器的測(cè)試顯得尤為重要，是可測(cè)性設(shè)計(jì)的重要組成部分。
　　存儲(chǔ)器內(nèi)建自測(cè)試(MemoryBuildinSelfTest，MBIS

2、T)是目前主流嵌入式存儲(chǔ)器的測(cè)試方案，其核心包括故障模型的定義以及基于各種故障模型衍生出的測(cè)試算法。本文提出一種改進(jìn)的MBIST算法:MarchLR+算法。此算法基于傳統(tǒng)的MarchLR算法，其最大特點(diǎn)是能夠檢測(cè)所有簡(jiǎn)單故障模型，同時(shí)保留原有MarchLR算法對(duì)聯(lián)接型故障的檢查能力。本文首先分析存儲(chǔ)器內(nèi)建自測(cè)試的基本原理以及常見的March算法，并使用故障原語對(duì)故障模型進(jìn)行描述分析;在此基礎(chǔ)上，本文根據(jù)故障原語的敏化特性和檢測(cè)方式推導(dǎo)出

3、相應(yīng)的測(cè)試算法;最后在MarchLR算法基礎(chǔ)上增加相應(yīng)的March元素得到MarchLR+算法。
　　本文提出的MarchLR+算法及實(shí)現(xiàn)電路在SEP6200上進(jìn)行驗(yàn)證，該芯片使用TSMC65nmLP工藝。采用Mentor的Mbistarchitect生成MBIST電路，通過用戶自定義算法描述MarchLR+，并進(jìn)行VCS仿真驗(yàn)證。將MarchLR+算法與算法1（MarchLR與MarchC+的合并算法）、算法2(MarchLR與