基于DSP和CPLD的信號(hào)處理器板.pdf_第1頁(yè)
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1、數(shù)字信號(hào)處理器(DSP)因其具有獨(dú)特的硬件結(jié)構(gòu)，特別適合于數(shù)字信號(hào)處理領(lǐng)域，被大量地使用在各種實(shí)時(shí)信號(hào)處理場(chǎng)合。同時(shí)，EDA技術(shù)以其自身的優(yōu)點(diǎn)在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中占有的地位也越來(lái)越重要，已成為ASIC技術(shù)的一個(gè)重要分支。
　　 本文根據(jù)通信識(shí)別系統(tǒng)的具體要求，在詳細(xì)分析TMS320C50和ispLSI1032E結(jié)構(gòu)特點(diǎn)的基礎(chǔ)上，對(duì)以DSP TMS320C50+CPLD ispLSI1032E為核心構(gòu)建的數(shù)字信號(hào)處理器板的硬件結(jié)構(gòu)

2、進(jìn)行了較為深入的探討；研究了硬件平臺(tái)中的DSP核心電路、存儲(chǔ)器擴(kuò)展電路、CPLD電路以及LVDS(Low Voltage Differential Signaling)接口電路等的設(shè)計(jì)方法；對(duì)主要模塊電路的工作原理、時(shí)序分析和參數(shù)計(jì)算，以及PCB板開(kāi)發(fā)中所涉及的防電磁干擾技術(shù)進(jìn)行了較為詳細(xì)的分析和討論，并且進(jìn)行了CPLD的軟件開(kāi)發(fā)設(shè)計(jì)工作，研究了CRC-8(Cyclic Redundancy Check)校驗(yàn)碼算法，完成了LVDS串行通

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