一種抗攻擊密碼電路的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著集成電路的發(fā)展，嵌入式產(chǎn)品的應(yīng)用越來越廣泛。但與此同時(shí)，一些應(yīng)用場(chǎng)合對(duì)嵌入式產(chǎn)品的安全性提出了很高的要求，其中，對(duì)抵抗功耗分析攻擊的要求尤為高。恒定功耗單元是抵抗功耗分析攻擊十分有效的方法，而WDDL技術(shù)因具有資源消耗低、可移植性、可設(shè)計(jì)性等特點(diǎn)而得到廣泛研究。
　　本文重點(diǎn)研究了基于WDDL的抗功耗分析攻擊DES密碼電路的設(shè)計(jì)與實(shí)現(xiàn)。首先，本文介紹了功耗分析攻擊的物理基礎(chǔ)，闡述了各種功耗分析攻擊技術(shù)的原理與方法，分析了現(xiàn)有的

2、抗功耗分析攻擊措施的優(yōu)缺點(diǎn)，確定了本文基于WDDL的密碼電路設(shè)計(jì)路線。其次，本文設(shè)計(jì)了基于FPGA的WDDL半定制設(shè)計(jì)流程，并在FPGA上實(shí)現(xiàn)差分布線。同時(shí)，本文設(shè)計(jì)了實(shí)測(cè)功耗分析攻擊平臺(tái)對(duì)設(shè)計(jì)的抗功耗分析攻擊密碼電路進(jìn)行測(cè)試分析。最后，根據(jù)FPGA設(shè)計(jì)的成功經(jīng)驗(yàn)，本文實(shí)現(xiàn)了基于SMIC-0.18um工藝的WDDL密碼電路，設(shè)計(jì)了WDDL的ASIC設(shè)計(jì)前端和后端流程，并提出交叉線的差分布線方法，提高了差分布線負(fù)載平衡效果。同時(shí)，本文還設(shè)