用于WCET靜態(tài)分析的RISC處理器體系結(jié)構(gòu)建模方法研究.pdf

1、實(shí)時(shí)系統(tǒng)的正確性不僅僅體現(xiàn)在程序執(zhí)行的結(jié)果，還體現(xiàn)在任務(wù)的執(zhí)行時(shí)間。其任務(wù)的執(zhí)行如果不能滿足對(duì)截止時(shí)間的要求，會(huì)降低系統(tǒng)服務(wù)的級(jí)別，甚至造成系統(tǒng)的崩潰。因此獲得任務(wù)的安全而準(zhǔn)確的最壞情況執(zhí)行時(shí)間(WCET，WorstCaseExecutionTime)是至關(guān)重要的。 實(shí)時(shí)系統(tǒng)中的時(shí)間分析可以分為WCET分析和任務(wù)調(diào)度(schedualbility)分析兩級(jí)。通常以執(zhí)行任務(wù)集中各項(xiàng)任務(wù)的WCET作為輸入進(jìn)行任務(wù)調(diào)度分析。

2、現(xiàn)代處理器的各種體系結(jié)構(gòu)特征，對(duì)WCET分析有很大的影響。進(jìn)行WCET分析，需要對(duì)處理器體系結(jié)構(gòu)建模。Petri網(wǎng)是一種描述和研究并發(fā)異步，分布，不確定或隨機(jī)事件的非常有效的圖形和數(shù)學(xué)模型工具。本文以WCET分析為應(yīng)用目標(biāo)，針對(duì)RISC處理器，以Petri網(wǎng)作為模型工具，研究處理器體系結(jié)構(gòu)建模方法。 本文的主要工作和研究成果如下： (1)針對(duì)WCET低層分析的需求，系統(tǒng)闡述了指令間、指令序列間的相關(guān)關(guān)系對(duì)分析程序執(zhí)行時(shí)間