10-40 Gbps光通信和萬-千兆以太網(wǎng)時鐘處理芯片設(shè)計.pdf_第1頁
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文檔簡介

1、隨著光纖通信干線系統(tǒng)向STM-64/OC-192級別10 Gbps速率的提升、千兆以太網(wǎng)在公共數(shù)據(jù)網(wǎng)絡(luò)中的大規(guī)模應(yīng)用以及萬兆以太網(wǎng)標準的正式發(fā)布，數(shù)字通信業(yè)務(wù)的蓬勃發(fā)展導(dǎo)致數(shù)字通信系統(tǒng)對物理層處理芯片的速度提出了更高的要求，而時鐘處理電路正是制約其速度提升的瓶頸之一。
　　 數(shù)字通信物理層時鐘處理電路主要包括發(fā)送端的時鐘產(chǎn)生單元(CGU)和接收端的時鐘恢復(fù)電路(CRC)。鎖相環(huán)(PLL)是當(dāng)前實現(xiàn)時鐘處理電路應(yīng)用最為廣泛的技術(shù)。

2、
　　 通過對基于電荷泵鎖相環(huán)(CPPLL)的時鐘倍頻電路的分析，設(shè)計和仿真了10 Gbps 光纖通信和萬/千兆以太網(wǎng)時鐘產(chǎn)生單元，并實現(xiàn)了一個CMOS工藝千兆以太網(wǎng)時鐘產(chǎn)生/倍頻芯片；作為超高速時鐘處理芯片中的核心電路，設(shè)計并實現(xiàn)了一個CMOS工藝3.125 GHz全集成環(huán)形壓控振蕩器(VCO)芯片和一個GaAs工藝7.2 GHz超高速模擬鎖相環(huán)(APLL)芯片。
　　 時鐘恢復(fù)電路是數(shù)字通信物理層處理芯片中最難設(shè)計的

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