猜測并行多核體系結構模擬環(huán)境研究與實現.pdf

1、多核（Multi-core）/眾核（Many-core）體系結構已成為當前高性能通用處理器設計時的首選。隨著工藝技術的進步，處理器芯片中集成的計算資源和存儲資源越來越多，這使得以猜測的方式挖掘應用中的粗粒度并行成為可能。不少研究工作已經表明，猜測并行（Speculative Parallelization）機制能夠在簡化并行編程模型的同時，有效提高應用程序的性能。
　　軟件模擬一直是處理器體系結構研究的主要手段，在當前多核/眾核處

2、理器體系結構的研究中也發(fā)揮著重要作用。特別是在時間和成本受限的情況下，很多研究工作都基于軟件模擬工具進行。然而，模擬速度慢一直是軟件模擬工具的一個重要不足。
　　為了支持猜測并行研究，本文著重研究了如何設計并實現一個高效的支持線程級猜測并行的多核體系結構軟件模擬環(huán)境，主要研究工作與成果如下：
　　1. TLS模擬庫TLS-SL的設計與實現
　　在深入分析現有線程級猜測執(zhí)行（Thread Level Speculatio

3、n，TLS）機制和相關多核/眾核體系結構設計的基礎上，定義了一個線程級猜測并行模擬庫(TLS Simulation Library，TLS-SL），我們在開源的SESC軟件模擬器上進行了實現和正確性測試。
　　2.執(zhí)行后時序分析方法（Post-Execution Timing Analysis，PETA）
　　為解決軟件模擬效率低的問題，本文還探索了SESC模擬器的加速方法，提出并實現了一種執(zhí)行后時序分析方法，有效提高了模擬