多核體系下的可重構硬件加速計算研究.pdf

1、半導體技術的進步和應用對計算能力的需求不斷促進著體系結構的發(fā)展。當前主流的多核處理器，由于其通用性設計，即使將來單芯片集成更多的通用核，也難以滿足計算密集型應用的高性能需求。因此，一些多核處理器集成了ASIC加速核來加速特定的應用，性能很高卻無法加速定制以外的應用，缺乏靈活性。而可重構加速器可以達到遠高于通用核的性能并保持遠高于ASIC的靈活性，并且可重構硬件在動態(tài)局部重構、多配置上下文結構等方面的發(fā)展也為其帶來更高的靈活性和實用性。<

2、br>　　 可重構處理器一般由通用核和可重構處理單元構成，已有的可重構處理器結構研究大多是基于單通用核結構，目前亟需進行多通用核架構上的可重構多核處理器結構研究。在可重構多核結構上，多個通用核發(fā)起可重構處理單元的調用請求的次數(shù)和頻率將比單核結構有較大提高，為了高效響應請求和執(zhí)行、并高效管理利用可重構資源，還需開展可重構任務支持和管理調度研究。此外，在并發(fā)多可重構任務情況下，還需考慮可重構功能核實現(xiàn)的性能和可重構資源平衡。
　　

3、 因此，本文根據(jù)處理器體系發(fā)展趨勢，研究如何在現(xiàn)有多核處理器體系中擴展集成可重構處理單元，在該擴展結構上可重構處理單元的運行時支持和可重構任務管理調度，以及多可重構功能核實現(xiàn)間面積和性能平衡的優(yōu)化選取。本文主要從以下三個方面進行了研究：
　　 (1)建立了可重構多核處理器結構模型，通過分析可重構處理單元執(zhí)行效率的影響因素，得到可重構多核處理器結構的設計原則，并在此指導下設計了一種可重構多核處理器結構，包括通用處理核的擴展、互連結

4、構設計、可重構處理單元設計以及可重構處理單元管理器設計；
　　 (2)提出了執(zhí)行與配置分離的處理模式，在提高可重構功能核的執(zhí)行效率的同時避免過度頻繁的管理調度，降低系統(tǒng)開銷；并且在考慮可重構資源的單位面積利用效率的情況下，提出了3種可重構任務動態(tài)調度算法；
　　 (3)針對相同功能的可重構功能核存在多種實現(xiàn)的情況，提出了系統(tǒng)性能約束驅動的功能核實現(xiàn)優(yōu)化選取方法，目的是達到性能和可重構資源的平衡，充分發(fā)揮功能核性能并避免資

5、源浪費。
　　 最后，本文采用軟件模擬和硬件仿真相結合的實驗方法，基于Simics模擬器和XilinxV5 FPGA對設計和優(yōu)化方法進行了實驗驗證。實驗結果表明：本文提出的結構上定制應用的執(zhí)行性能遠高于通用多核處理器，并且該結構的靈活性設計相對于通用核與可重構處理單元一一對應的結構的執(zhí)行性能和資源利用率也有較大幅度的提高；本文提出的處理模式和調度算法在提高系統(tǒng)運行性能和可重構資源利用率的同時，有效控制甚至降低可重構任務管理調度和