電荷型高壓SOI器件模型與新結(jié)構(gòu).pdf

1、SOI(Silicon On Insulator)高壓集成電路(High Voltage Integrated Circuit, HVIC)憑借高速、高集成度、高可靠性、抗輻照和良好的隔離性等優(yōu)點(diǎn)在功率ICs中廣泛應(yīng)用。但HVIC中SOI橫向高壓器件低的縱向耐壓(Breakdown Voltage, BV)是其設(shè)計(jì)的主要瓶頸。國(guó)內(nèi)外眾多器件工作者對(duì)其擊穿特性進(jìn)行深入的研究，增強(qiáng)介質(zhì)埋層電場(chǎng)(EI)提高縱向耐壓是提高BV的有效方法之一。本

2、文作者所在課題組提出介質(zhì)場(chǎng)增強(qiáng)理論(Enhanced Dielectric layer Field, ENDIF)，其中基于ENDIF理論的電荷型高壓SOI器件研究極具吸引力。
　　本文基于包含界面電荷的電位移連續(xù)性原理，研究電荷型SOI ENDIF器件電場(chǎng)及電勢(shì)分布，分析電荷型SOI LDMOS介質(zhì)場(chǎng)增強(qiáng)機(jī)理，導(dǎo)出其包含界面電荷的電場(chǎng)模型和薄硅層耐壓模型，在兩種模型指導(dǎo)下提出電荷型高壓SOI nLDMOS、SOISJ LDMOS

3、特別是SOIpLDMOS新結(jié)構(gòu)，并進(jìn)行相關(guān)實(shí)驗(yàn)。主要?jiǎng)?chuàng)新工作如下：
　　1、提出界面電荷電場(chǎng)模型。該模型對(duì)漂移區(qū)縱向電勢(shì)采用拋物線近似，在埋層界面應(yīng)用包含界面電荷的電位移連續(xù)性第二類邊界條件，導(dǎo)出漂移區(qū)電場(chǎng)和電勢(shì)分布，得到漏端介質(zhì)場(chǎng)定量解析式?；谠撃Ｐ吞岢龅男陆Y(jié)構(gòu)有線性變距離N+電荷島(Linear Variable Distance N+Charge Islands, LVD N+I) SOI nLDMOS和N+I pLDMO

4、S。利用上述模型從理論上分析了新結(jié)構(gòu)電場(chǎng)、電勢(shì)和比導(dǎo)通電阻Ron,sp等特性以及耐壓與結(jié)構(gòu)參數(shù)和材料參數(shù)的關(guān)系。LVD N+I SOI nLDMOS埋層電場(chǎng)和器件耐壓分別為600V/μm和612V。N+I pLDMOS，在2μm頂層硅和0.375μm介質(zhì)層上EI為502.3V/μm，耐壓比常規(guī)結(jié)構(gòu)提高1倍多，且有較低的Ron,sp。
　　2、提出薄硅層耐壓模型。該模型從常規(guī)SOI器件二維泊松方程出發(fā)，硅層較薄時(shí)假設(shè)漂移區(qū)電場(chǎng)橫向分

5、量為常數(shù)，結(jié)合電荷型理想ENDIF條件獲得線性摻雜薄硅層高壓 SOI器件擊穿電壓與漏端雜質(zhì)濃度函數(shù)關(guān)系式，導(dǎo)出適合薄硅層器件的RESURF條件定量表達(dá)式，得到薄硅層器件漂移區(qū)電場(chǎng)優(yōu)化方向?；谠撃Ｐ吞岢龅男陆Y(jié)構(gòu)有線性淺結(jié)薄硅層(Thin Silicon Layer,TSL)SOI超結(jié)(Super Junction,SJ) nLDMOS，在30μm漂移區(qū)和1μm埋層上獲得530V/μm的EI和552V的BV，并對(duì)其進(jìn)行實(shí)驗(yàn)研制，得到具有較

6、低比導(dǎo)通電阻且耐壓為690V的器件。
　　3、基于上述模型提出反型/積累電荷型、電離電荷型和混合電荷型nLDMOS、pLDMOS和SJ系列新結(jié)構(gòu)。
　　(1)電荷型高壓SOI nLDMOS。界面高濃度動(dòng)態(tài)反型/積累電荷或者電離電荷能有效增強(qiáng)埋層電場(chǎng)提高耐壓。提出的新結(jié)構(gòu)有階梯埋氧(Step Buried Oxide, SBO) PSOI nLDMOS和部分埋N+-層(PartialBuriedN+-layer,PBN+)SO

7、InLDMOS等三類四種。SBO PSOI的BV為244V，EI達(dá)到114V/μm，表面最大溫度降低34.76K。PBN+SOI相比常規(guī)結(jié)構(gòu)埋層電場(chǎng)和耐壓分別提高186.5％和45.4%。
　　(2)電荷型高壓SOI pLDMOS。常規(guī)pLDMOS襯底接低電位時(shí)，由于襯底電位不能輔助耗盡漂移區(qū)，耐壓較低。電荷型SOI pLDMOS通過(guò)引入界面電荷增加埋層電場(chǎng)提高耐壓且降低比導(dǎo)通電阻 Ron,sp。提出的新結(jié)構(gòu)有自適應(yīng)埋電極(Ada

8、ptive buried electrode, ABE)SOI pLDMOS和界面部分浮空埋層(Part Interface EquipotentialFloating Buried Layer,FBL) SOIpLDMOS等三類三種。其中ABESOI的EI和BV分別為545V/μm和-587V，相比常規(guī)結(jié)構(gòu)Ron,sp降低79.5%，且緩解了自熱效應(yīng)。
　　(3)電荷型高壓SOI SJLDMOS。SOI SJLDMOS打破“硅極

9、限”，緩解了BV和Ron,sp之間的矛盾，但SJ應(yīng)用于橫向功率器件時(shí)由于襯底輔助耗盡效應(yīng)(Substrate Assisted Depletion,SAD)造成PN條電荷不平衡，耐壓較低。電荷型高壓SJ結(jié)構(gòu)降低 SAD提高擊穿電壓。提出的相關(guān)新結(jié)構(gòu)有三類四種，其中介質(zhì)槽(Dielectric Trench,DT) SOIpLDMOS，在0.375μm埋層和2.5μm硅層上實(shí)現(xiàn)-237V的耐壓，埋層電場(chǎng)達(dá)到600V/μm。T-型雙介質(zhì)埋層