一種超薄SOI橫向高壓器件的研究與設(shè)計(jì).pdf

1、SOI(Silicone On Insulator)即絕緣體上的硅具有漏電小、速度快、功耗低的優(yōu)點(diǎn)，是集成電路的重要發(fā)展方向。但是，SOI高壓器件在高壓方面的應(yīng)用仍然受著器件縱向耐壓的限制，并且在探索高耐壓的同時(shí)往往會(huì)使器件的比導(dǎo)增大。本文針對(duì)橫向高壓器件存在的耐壓與比導(dǎo)的矛盾關(guān)系，根據(jù)SOI介質(zhì)場(chǎng)增強(qiáng)普適理論，加上超結(jié)、線(xiàn)性變摻雜技術(shù)、場(chǎng)板技術(shù)等基本原理，研究設(shè)計(jì)了高壓器件。
　　本研究主要內(nèi)容包括：⑴在本結(jié)構(gòu)中，N型漂移區(qū)分為

2、兩段：靠近漏端區(qū)域采用部分超薄頂層硅，厚度為0.14μm，采用薄硅層可以提高SOI器件的縱向擊穿電壓；在靠近源端區(qū)域并不需要承受太高的耐壓，因此采用厚SOI層，厚度為1μm，硅層厚度增大，為開(kāi)態(tài)電流提供更廣闊的電流路徑，從而降低器件的比導(dǎo)通電阻。并且，對(duì)超薄頂層硅和厚SOI層分別采用橫向線(xiàn)性變摻雜技術(shù)，由于厚SOI層區(qū)域的硅層厚度和平均表面電場(chǎng)強(qiáng)度均要小于薄硅層，所以其漂移區(qū)的濃度和梯度均低于超薄頂層硅，更好的調(diào)制各自的表面電場(chǎng)分布，同

3、時(shí)產(chǎn)生額外的電荷來(lái)消除襯底輔助耗盡效應(yīng)。最后，本結(jié)構(gòu)設(shè)計(jì)了兩層源級(jí)場(chǎng)板，與襯底形成對(duì)稱(chēng)結(jié)構(gòu)，分別輔助耗盡漂移區(qū)，進(jìn)一步增大漂移區(qū)的摻雜濃度，降低比導(dǎo)。采用Tsuprem4工藝仿真優(yōu)化器件參數(shù)，漂移區(qū)長(zhǎng)度為75μm和65μm的部分超薄SOI LDMOS得到的最高耐壓為959V和796V。然后，設(shè)計(jì)工藝流程和版圖，流片，測(cè)試。測(cè)試結(jié)果為，漂移區(qū)長(zhǎng)度為75μm和65μm的部分超薄SOI LDMOS最高耐壓分別為977V、888V。⑵在上面結(jié)構(gòu)

4、的厚硅層區(qū)疊加上超結(jié)，利用漂移區(qū)線(xiàn)性變摻雜技術(shù)消除襯底輔助效應(yīng)引起的電荷非平衡現(xiàn)象，將 SOI介質(zhì)場(chǎng)增強(qiáng)理論和超結(jié)結(jié)合在一起，在不影響器件耐壓的同時(shí)進(jìn)一步降低比導(dǎo)。采用Tsuprem4工藝仿真優(yōu)化器件參數(shù)，設(shè)計(jì)工藝流程，在版圖繪制中通過(guò)設(shè)計(jì)超結(jié)的形貌優(yōu)化超結(jié)帶來(lái)的影響，最后進(jìn)行了流片和測(cè)試。測(cè)試結(jié)果為，漂移區(qū)長(zhǎng)度為75μm和65μm的部分超結(jié)SOI LDMOS最高耐壓分別為970V、886V。與第一種結(jié)構(gòu)測(cè)試結(jié)果相比可得，加入超結(jié)并沒(méi)影