64位高速浮點加法器的VLSI實現和結構研究.pdf

1、由于浮點運算中55﹪的浮點運算通過浮點加法器進行,因此,浮點加法器的設計成為浮點運算單元的關鍵.該文基于SMIC(中芯國際)0.18μm工藝,以500MHz作為設計目標,針對IEEE 754標準設計了一個64位的高速浮點加法器.該文從研究浮點加法的算法著手,分析和比較了浮點加法的基本算法和幾種TwoPath算法結構.基于對子模塊的算法研究和結構分析,以及對關鍵路徑上的若干宏單元進行晶體管級的設計,本著流水線盡可能均衡的原則,給出了一種四

2、周期流水線的浮點加法器優(yōu)化結構.浮點加法器主要的子模塊以性能作為主要目標,基于多種算法結構的比較和分析的基礎之上,進行了結構級的設計.對階移位模塊和規(guī)格化移位模塊采用了帶緩沖樹的移位器結構;基于對多種并行前綴加法器的實現分析,采用了Koggle-Stone結構的加法器作為混合加法器的主體;前導1預測模塊使用了帶糾錯樹的前導1預測算法,通過提前判斷是否糾錯為下一級流水線模塊減輕運算延時;舍入模塊基于多種舍入方案的分析而采用基于合并舍入(Q

3、F算法)的算法思想.針對高速電路設計,完全基于標準單元庫的設計受限于標準單元庫不能提供滿足設計要求性能的單元,而完全基于定制設計的數字電路由于規(guī)模大、設計時間長,效率較低.我們結合自動綜合設計效率高、設計周期短和定制設計能夠提高模塊性能的優(yōu)勢,提出了一種宏單元和標準單元相結合的混合設計流程.通過自動綜合和結構分析尋找關鍵路徑,找到需要提高性能的宏單元模塊進行全定制設計,隨后將定制設計的宏單元結合標準單元庫,繼續(xù)按照EDA設計流程并加入人