64位高速浮點加法器的VLSI實現(xiàn)和結(jié)構(gòu)研究.pdf

1、由于浮點運算中55﹪的浮點運算通過浮點加法器進行,因此,浮點加法器的設(shè)計成為浮點運算單元的關(guān)鍵.該文基于SMIC(中芯國際)0.18μm工藝,以500MHz作為設(shè)計目標,針對IEEE 754標準設(shè)計了一個64位的高速浮點加法器.該文從研究浮點加法的算法著手,分析和比較了浮點加法的基本算法和幾種TwoPath算法結(jié)構(gòu).基于對子模塊的算法研究和結(jié)構(gòu)分析,以及對關(guān)鍵路徑上的若干宏單元進行晶體管級的設(shè)計,本著流水線盡可能均衡的原則,給出了一種四

2、周期流水線的浮點加法器優(yōu)化結(jié)構(gòu).浮點加法器主要的子模塊以性能作為主要目標,基于多種算法結(jié)構(gòu)的比較和分析的基礎(chǔ)之上,進行了結(jié)構(gòu)級的設(shè)計.對階移位模塊和規(guī)格化移位模塊采用了帶緩沖樹的移位器結(jié)構(gòu);基于對多種并行前綴加法器的實現(xiàn)分析,采用了Koggle-Stone結(jié)構(gòu)的加法器作為混合加法器的主體;前導1預測模塊使用了帶糾錯樹的前導1預測算法,通過提前判斷是否糾錯為下一級流水線模塊減輕運算延時;舍入模塊基于多種舍入方案的分析而采用基于合并舍入(Q

3、F算法)的算法思想.針對高速電路設(shè)計,完全基于標準單元庫的設(shè)計受限于標準單元庫不能提供滿足設(shè)計要求性能的單元,而完全基于定制設(shè)計的數(shù)字電路由于規(guī)模大、設(shè)計時間長,效率較低.我們結(jié)合自動綜合設(shè)計效率高、設(shè)計周期短和定制設(shè)計能夠提高模塊性能的優(yōu)勢,提出了一種宏單元和標準單元相結(jié)合的混合設(shè)計流程.通過自動綜合和結(jié)構(gòu)分析尋找關(guān)鍵路徑,找到需要提高性能的宏單元模塊進行全定制設(shè)計,隨后將定制設(shè)計的宏單元結(jié)合標準單元庫,繼續(xù)按照EDA設(shè)計流程并加入人