高性能64位并行乘法器的VLSI結構研究和實現(xiàn).pdf

1、高性能數(shù)字乘法器是現(xiàn)代中央處理器和數(shù)字信號處理器中的重要部件,是完成高性能實時數(shù)字信號處理和圖像處理的關鍵所在.過去的十年中,研究者擴展了Booth編碼算法的空間,以傳輸管邏輯、多路選擇器和動態(tài)技術為基礎的各種電路實現(xiàn)方法持續(xù)刷新著高性能乘法器的實現(xiàn)記錄.與此同時,與物理實現(xiàn)緊密相關的乘法器拓撲結構的研究也碩果累累.但不斷提高的高性能運算需求使得高性能乘法器的設計和實現(xiàn)仍然是當前的熱門話題.該文在全面研究乘法器Booth編碼算法,乘法器

2、部分積壓縮拓撲結構和高速求和等數(shù)字乘法器算法的基礎上,分析比較了數(shù)字乘法器各部分CMOS超大規(guī)模集成電路的實現(xiàn)方法,并實現(xiàn)了一個高性能的64位并行乘法器,基于特征向量和大量隨機測試的驗證方法保證了設計的邏輯正確.該文主要貢獻包括:(1)基于中芯國際0.18μm 1.8V數(shù)字CMOS工藝,和傳輸門邏輯雙軌多路選擇器,以定制技術設計和實現(xiàn)了一個高性能的64位并行乘法器.其晶體管數(shù)為119520個,版圖面積1.02×1.02mm<'2>,版圖

3、實現(xiàn)后仿真結果顯示該文實現(xiàn)的乘法器延時為2.82ns.(2)提出了一種新的Booth解碼算法和部分積選擇方法.該方法基于符號選擇技術,將Booth解碼和部分積選擇并行起來,同時獲得了符號選擇技術帶來的硬件資源的節(jié)省和并行技術的高速度.與具有代表性的Inoue的乘法器相比,該文提出的方法關鍵路徑晶體管延時降低25﹪;與最近的Cho的乘法器相比,能節(jié)省33﹪的硬件資源.(3)提出了非對稱驅動技術和壓縮提前技術,并用于64位乘法器的設計,節(jié)省