基于效率最大化的SOC測(cè)試程序優(yōu)化.pdf

1、集成電路發(fā)展到今天的SOC時(shí)代,各個(gè)公司之間產(chǎn)品的競(jìng)爭(zhēng)很大程度上取決于成本的競(jìng)爭(zhēng),。而如何有效及時(shí)地開(kāi)發(fā)出具有高良率和高測(cè)試效率的測(cè)試程序逐漸成為測(cè)試業(yè)界最關(guān)心的問(wèn)題。
　　芯片的制造成本,主要在三個(gè)方面,晶圓,封裝,測(cè)試。其中,測(cè)試的成本,一般是根據(jù)機(jī)臺(tái)的利用時(shí)間來(lái)計(jì)算。所以對(duì)于相對(duì)而言是靈活性最大,最容易即時(shí)顯現(xiàn)效果的地方。測(cè)試時(shí)間減少,也就意味著整體的測(cè)試成本的降低。
　　本文將討論一種針對(duì)SOC芯片的低成本測(cè)試時(shí)間減

2、少解決方案,該方案只是在原有的測(cè)試平臺(tái)(V93K)基礎(chǔ)上,改良測(cè)試方法和提升測(cè)試效率,就可以在保證測(cè)試精度和穩(wěn)定性的前提下實(shí)現(xiàn)對(duì)芯片要求的所有工程/量產(chǎn)測(cè)試需求。其最大的優(yōu)點(diǎn)是大大降低ATE本身的時(shí)間成本,提高的芯片的產(chǎn)出,及時(shí)占領(lǐng)市場(chǎng)。
　　測(cè)試時(shí)間的有效降低的方法,包括了測(cè)試頻率的調(diào)整,測(cè)試方法的等效轉(zhuǎn)換,測(cè)試硬件的微調(diào),以及測(cè)試程序的優(yōu)化和后期測(cè)試數(shù)據(jù)的分析,在保證測(cè)試穩(wěn)定不受影響的前提下,針對(duì)性的選擇適當(dāng)?shù)姆椒?使測(cè)試程序