一種RISC處理器指令集模擬器的設計與實現(xiàn).pdf

1、隨著芯片集成度的提高，CPU設計的復雜度大大增加，開發(fā)一個執(zhí)行速度快、靈活可配置的模擬器對微處理器設計的重要性不言而喻。
　　本文面向一種典型的RISC處理器，設計并實現(xiàn)了指令集模擬器。該模擬器基于Gem5模擬平臺，采用執(zhí)行驅動技術，在解釋型模擬器的基礎上進行指令翻譯優(yōu)化，實現(xiàn)了包括 Load/Store指令、數(shù)據(jù)運算指令、分支指令、異常生成指令以及系統(tǒng)指令等在內的幾類指令，并對存儲器進行建模，最終可運行大量的基準測試程序，包括S

2、PEC CPU2000。由于采用面向對象的編程語言來實現(xiàn)，使得該模擬器具有軟件結構模塊化、參數(shù)可配置、靈活性和可擴展性好等特點。
　　本文的主要工作和貢獻有:
　　1、實現(xiàn)了RISC指令集模擬和加速。本文實現(xiàn)了RISC指令集中297條指令的功能模擬，并通過宿主機代替執(zhí)行的方式，有效實現(xiàn)了系統(tǒng)調用處理的過程。為了提高模擬速度，本文對指令譯碼過程進行了優(yōu)化，即將指令譯碼信息保存在緩存中，避免對指令的重復譯碼。測試結果表明，該種優(yōu)

3、化有效的提升了模擬器的運行速度。
　　2、存儲模擬和優(yōu)化。本文采用地址映射的方式將目標機的地址空間映射到宿主機的內存空間，從而以一個連續(xù)的虛存空間來實現(xiàn)對目標機存儲器的建模。為了提高地址轉換效率，本文建立了一個全局軟TLB表，從而達到提升模擬速度的目的。
　　3、模擬器的測試。逐條指令測試以及整體測試表明，模擬器功能正確；指令翻譯優(yōu)化后模擬器速度提高了約6.50％；存儲模擬優(yōu)化后模擬器速度提升了大約0.95%；綜合兩種優(yōu)化手