基于Stratix Ⅳ FPGA雙DDR2接口的信號(hào)完整性與時(shí)序分析.pdf

1、眾所周知，在PCB版圖設(shè)計(jì)中，MCU與DDR2間的走線排布是件非常困難的事情。而在實(shí)際應(yīng)用中，含有雙DDR2的設(shè)計(jì)尤為常見(jiàn)。本論文既以Altera公司的StratixⅣFPGA與Micron公司的MT47H18M8 DDR2接口數(shù)據(jù)通信為研究對(duì)象，通過(guò)分析DDR2接口的數(shù)字電平形態(tài)與時(shí)序，制訂一個(gè)PCB排布方案，使得CPU與DDR2之間的通信更為可靠。
　　 論文分別深入分析了所有類型DDR2接口的信號(hào)，包括時(shí)鐘信號(hào)、地址/命令

2、信號(hào)、寫數(shù)據(jù)選通信號(hào)以及寫數(shù)據(jù)信號(hào)。通過(guò)PCB傳輸線的阻抗控制、傳輸線T型分枝結(jié)構(gòu)的優(yōu)化、驅(qū)動(dòng)電流的選取以及最重要的端接或片上終結(jié)電阻，來(lái)實(shí)現(xiàn)數(shù)字波形的修飾與幅度調(diào)整，從而獲得最優(yōu)的電平判決。另一方面，在時(shí)鐘系統(tǒng)中由于雙DDR2接口的地址/命令捕獲與時(shí)鐘信號(hào)構(gòu)成源同步時(shí)鐘系統(tǒng)，寫數(shù)據(jù)捕獲與寫數(shù)據(jù)選通信號(hào)也構(gòu)成源同步時(shí)鐘系統(tǒng)。但二者的區(qū)別在于，寫數(shù)據(jù)捕獲是在選通信號(hào)的上下沿觸發(fā)，而地址/命令捕獲只在時(shí)鐘信號(hào)的上跳沿觸發(fā)。在各自的源同步時(shí)鐘

3、系統(tǒng)中，同時(shí)使建立時(shí)間裕量與保持時(shí)間裕量最大，即建立時(shí)間裕量等于保持時(shí)間裕量。本論文通過(guò)找出系統(tǒng)的建立/保持時(shí)間裕量與時(shí)鐘線、選通線、數(shù)據(jù)線以及地址/命令線信號(hào)傳輸時(shí)延的關(guān)系，進(jìn)一步結(jié)合阻抗控制下的單位長(zhǎng)度PCB傳輸線的時(shí)延，得到建立/保持時(shí)間裕量與PCB傳輸線長(zhǎng)度的關(guān)系。通過(guò)調(diào)整傳輸線的長(zhǎng)度，來(lái)實(shí)現(xiàn)建立時(shí)間與保持時(shí)間裕量的最大。
　　 論文中對(duì)時(shí)序的仿真，使用了眼圖測(cè)量與眼圖模板標(biāo)示。首先分別設(shè)定數(shù)據(jù)線、數(shù)據(jù)選通線、地址/命令