高速并行總線-DDR接口噪聲與時序分析.pdf

1、隨著集成電路的集成度和系統(tǒng)時鐘工作速度的不斷提高，高速電路中的互連關系已經(jīng)不能視為集中參數(shù)，而是已經(jīng)成為具有分布參數(shù)的傳輸線。這使得高速集成電路中出現(xiàn)延時、反射、衰減、散射、串擾和噪聲等問題，造成了信號失真、時序混亂、數(shù)據(jù)錯誤以及系統(tǒng)誤觸發(fā)等嚴重后果。這對集成電路系統(tǒng)的互連和封裝提出了嚴峻的挑戰(zhàn)，高性能的集成電路芯片要求與之相匹配的高密度和高可靠性的互聯(lián)和封裝技術。
　　 對于DDR來說，由于其基于并行總線結構，所以更容易受到相

2、鄰信號的干擾，而且隨著DDR接口工作頻率和傳輸速率的提高，這種信號間的噪聲和時序的問題將會變得更為嚴重。從DDR1到DDR3，DDR接口電壓的不斷減小導致noise margin進一步減小、時鐘周期也進一步縮短。這使得DDR系統(tǒng)設計對信號質(zhì)量、接口時序、noise等方面的要求也越來越高，越來越嚴格。芯片、封裝以及PCB單板的設計都面臨巨大的挑戰(zhàn)，甚至逐步成為限制DDR傳輸速率進一步提高的瓶頸。
　　 為保證DDR芯片的正常工作，

3、避免出現(xiàn)信號質(zhì)量問題，本文將DDR的芯片、封裝、單板互連作為一個整體，通過整體的優(yōu)化提高DDR性能。首先對DDR芯片的布局布線進行設計，優(yōu)化DDR的噪聲和時序；精心選擇封裝類型、疊層以及封裝大?。煌ㄟ^單網(wǎng)絡仿真確定DDR芯片的拓撲結構和匹配，以及PCB單板的走線長度；利用Cadence、Ansoft等EDA廠商的仿真軟件，對芯片建立電磁場仿真模型，并通過Hspice搭建芯片端到端的仿真電路，通過多網(wǎng)絡SSN仿真，分析、確定芯片的噪聲和時

4、序的原因；結合仿真結果，對芯片布局布線和時序提出具體要求，對封裝和PCB單板設計的線寬、線間距、以及線的等長程度進行具體約束。
　　 通過論文的研究工作，使得DDR2-400MHz的芯片設計得以一次開發(fā)成功，大大縮短研發(fā)周期、降低開發(fā)成本，同時消除了噪聲和時序等信號質(zhì)量問題。由于在設計初期就對芯片、封裝、單板進行協(xié)同仿真，即保證了整個系統(tǒng)的一次成功又使系統(tǒng)時序余量大，為后續(xù)改進提供了良好的基礎。在實測中加壓可是使DDR2跑到50