基于FPGA的DDR2 SDRAM控制器設(shè)計(jì).pdf

1、隨著集成電路工藝尺寸的不斷縮小，SoC芯片的集成度越來越高，微處理器和存儲(chǔ)器的工作頻率也得到成倍地提高，因而對(duì)大數(shù)據(jù)流的存取和處理提出了更高的要求。作為微處理器和存儲(chǔ)器之間傳輸和交換數(shù)據(jù)的橋梁，內(nèi)存控制器是制約整個(gè)計(jì)算機(jī)系統(tǒng)性能的一個(gè)關(guān)鍵因素。因此，一款高性能、高效率的內(nèi)存控制器是充分發(fā)揮微處理器和存儲(chǔ)器極限性能和帶寬的核心紐帶。
　　本論文以實(shí)際的項(xiàng)目為背景，完成了一款DDR2 SDRAM控制器的設(shè)計(jì)和基于FPGA的硬件實(shí)現(xiàn)。該

2、控制器實(shí)現(xiàn)了對(duì)DDR2 SDRAM的初始化、刷新、讀寫校準(zhǔn)和讀延時(shí)最小化等功能。本設(shè)計(jì)采用特定的數(shù)據(jù)選通(DQS)時(shí)鐘門控電路，解決了讀DQS時(shí)鐘脈寬削減和毛刺噪聲等問題，實(shí)現(xiàn)了讀DQS時(shí)鐘的精準(zhǔn)門控。同時(shí)，使用動(dòng)態(tài)相移延時(shí)電路解決數(shù)據(jù)信號(hào)(DQ)與DQ之間及DQ與DQS之間的延時(shí)失配問題，并采用數(shù)字鎖相環(huán)(DLL)補(bǔ)償工藝/電壓/溫度(PVT)變化對(duì)時(shí)序的影響。本設(shè)計(jì)使用Modelsim和QuartusⅡ等EDA工具完成功能驗(yàn)證平臺(tái)的

3、搭建、前仿真和FPGA驗(yàn)證。DDR2 SDRAM的工作頻率為400MHz，而控制器采用降頻技術(shù)，工作頻率為200MHz，以降低控制器的設(shè)計(jì)難度。仿真和FPGA驗(yàn)證結(jié)果表明，當(dāng)DDR2 SDRAM工作在400MHz時(shí)，控制器的最大讀取延時(shí)為60ns，穩(wěn)定性和可靠性良好。
　　此款DDR2 SDRAM控制器可以IP核的形式集成于SoC設(shè)計(jì)中，實(shí)現(xiàn)對(duì)DDR2 SDRAM器件進(jìn)行高速訪問。此外，SDRAM由SDR、DDR、DDR2到DDR