大規(guī)模集成電路自動布局布線設計方法的研究.pdf

1、該文主要研究使用Cadence公司的 SE (Silicon ensemble)、Ambit、Pearl、Veril og_XL等工具開展自動布局布線的工作,將前端設計好的Verilog或VHDL的原文件方便地轉換成可應用于后端自動化的物理設計,并用Virtuoso_XL 和 ICC(IC-Craftsman)工具自主設計建立單元庫,將版圖編輯,布局,布線及驗證集中在一個設計環(huán)境里,使設計者可以做任何自動布局布線需要的事情.大規(guī)模集成電

2、路的自動布局布線技術技可能完成的設計和達到的性能如下:多引擎自動布局布線平臺SEDSM支持多個優(yōu)化布局引擎的應用,可以在深亞微米(最小尺寸<0.25μm)的領域進行復雜的,高性能的,多達6層金屬互聯(lián)的定制設計.提供2層庫的兼容性,帶有可選的自動模塊布局功能,可提供極高的密度,可布通率和自動化程度并且大幅度提高布線速度.對于上百萬門設計具有最優(yōu)的可布性.可以對單個模塊或整個芯片進行靜態(tài)時序分析,確定出組合電路或時鐘電路的關鍵路徑,并進行

3、SPICE處理,縮短了電路仿真的時間.可以采用混合晶體管和門級分析技術以滿足精度和速度的雙重要求.可以支持常見的使用模型和普通的數(shù)據(jù)庫格式綜合百萬門片上系統(tǒng)設計.大規(guī)模集成電路自動布局布線技術定位于集成電路設計的物理設計過程、它可以調節(jié)設計的自動化級別、提供了對版圖中關鍵元件進行手工設計的能力、從而既可以縮短設計的周期又能達到很好的性能.同時,可以根據(jù)客戶的要求增加庫的單元或者改變單元的形狀,使設計者在一些獨特的,具有苛刻要求的模擬,數(shù)

4、字和混合信號IC設計中能得到顯著的提高.另外,該文提出的設計在整個的設計任務中將結合連接性和約束以達到1 00％的LVS與DRC的正確性、參數(shù)化單元提供快速精確的器件的生成.還具有豐富的自動化及交互式特征、可支持數(shù)字及模擬設計風格.實踐證明,我們設計的參數(shù)化單元同相應的布線器結合起來可以大大減少設計高質量版圖所必須的時間.共同的約束語法可使設計者捕獲自己的設計思想及通過分享別人的設計經(jīng)驗來提高產(chǎn)品的質量.除此之外,還能改善電路性能,加速