大規(guī)模集成電路自動(dòng)布局布線設(shè)計(jì)方法的研究.pdf

1、該文主要研究使用Cadence公司的 SE (Silicon ensemble)、Ambit、Pearl、Veril og_XL等工具開展自動(dòng)布局布線的工作,將前端設(shè)計(jì)好的Verilog或VHDL的原文件方便地轉(zhuǎn)換成可應(yīng)用于后端自動(dòng)化的物理設(shè)計(jì),并用Virtuoso_XL 和 ICC(IC-Craftsman)工具自主設(shè)計(jì)建立單元庫,將版圖編輯,布局,布線及驗(yàn)證集中在一個(gè)設(shè)計(jì)環(huán)境里,使設(shè)計(jì)者可以做任何自動(dòng)布局布線需要的事情.大規(guī)模集成電

2、路的自動(dòng)布局布線技術(shù)技可能完成的設(shè)計(jì)和達(dá)到的性能如下:多引擎自動(dòng)布局布線平臺(tái)SEDSM支持多個(gè)優(yōu)化布局引擎的應(yīng)用,可以在深亞微米(最小尺寸<0.25μm)的領(lǐng)域進(jìn)行復(fù)雜的,高性能的,多達(dá)6層金屬互聯(lián)的定制設(shè)計(jì).提供2層庫的兼容性,帶有可選的自動(dòng)模塊布局功能,可提供極高的密度,可布通率和自動(dòng)化程度并且大幅度提高布線速度.對(duì)于上百萬門設(shè)計(jì)具有最優(yōu)的可布性.可以對(duì)單個(gè)模塊或整個(gè)芯片進(jìn)行靜態(tài)時(shí)序分析,確定出組合電路或時(shí)鐘電路的關(guān)鍵路徑,并進(jìn)行

3、SPICE處理,縮短了電路仿真的時(shí)間.可以采用混合晶體管和門級(jí)分析技術(shù)以滿足精度和速度的雙重要求.可以支持常見的使用模型和普通的數(shù)據(jù)庫格式綜合百萬門片上系統(tǒng)設(shè)計(jì).大規(guī)模集成電路自動(dòng)布局布線技術(shù)定位于集成電路設(shè)計(jì)的物理設(shè)計(jì)過程、它可以調(diào)節(jié)設(shè)計(jì)的自動(dòng)化級(jí)別、提供了對(duì)版圖中關(guān)鍵元件進(jìn)行手工設(shè)計(jì)的能力、從而既可以縮短設(shè)計(jì)的周期又能達(dá)到很好的性能.同時(shí),可以根據(jù)客戶的要求增加庫的單元或者改變單元的形狀,使設(shè)計(jì)者在一些獨(dú)特的,具有苛刻要求的模擬,數(shù)

4、字和混合信號(hào)IC設(shè)計(jì)中能得到顯著的提高.另外,該文提出的設(shè)計(jì)在整個(gè)的設(shè)計(jì)任務(wù)中將結(jié)合連接性和約束以達(dá)到1 00％的LVS與DRC的正確性、參數(shù)化單元提供快速精確的器件的生成.還具有豐富的自動(dòng)化及交互式特征、可支持?jǐn)?shù)字及模擬設(shè)計(jì)風(fēng)格.實(shí)踐證明,我們?cè)O(shè)計(jì)的參數(shù)化單元同相應(yīng)的布線器結(jié)合起來可以大大減少設(shè)計(jì)高質(zhì)量版圖所必須的時(shí)間.共同的約束語法可使設(shè)計(jì)者捕獲自己的設(shè)計(jì)思想及通過分享別人的設(shè)計(jì)經(jīng)驗(yàn)來提高產(chǎn)品的質(zhì)量.除此之外,還能改善電路性能,加速