針對(duì)組合邏輯電路的抗輻射加固研究.pdf

1、隨著集成電路設(shè)計(jì)工藝的進(jìn)步和設(shè)計(jì)技術(shù)的革新,其工藝尺寸快速下降,輻射誘導(dǎo)的軟錯(cuò)誤在數(shù)字系統(tǒng)中變得越來越嚴(yán)重,數(shù)字電路的可靠性受到嚴(yán)重的威脅。針對(duì)集成電路的抗輻射加固研究已成為近年來國內(nèi)外微電子學(xué)領(lǐng)域日益關(guān)注的課題之一。早期的研究認(rèn)為,組合邏輯電路的軟錯(cuò)誤率由于三種屏蔽效應(yīng)—邏輯屏蔽、電氣屏蔽、鎖存窗口屏蔽的存在,相對(duì)于時(shí)序邏輯電路的軟錯(cuò)誤率是可以忽略不計(jì)的。但是隨著工藝尺寸隨摩爾定律不斷下降,三種屏蔽效應(yīng)作用的減弱,組合邏輯電路的軟錯(cuò)誤

2、率不斷上升并在某些電路中超過了時(shí)序邏輯電路的軟錯(cuò)誤率,嚴(yán)重影響了集成電路的可靠性和可用性。
　　針對(duì)以上問題,本文做了以下幾方面的工作。
　　首先,學(xué)習(xí)集成電路軟錯(cuò)誤的相關(guān)概念并研究軟錯(cuò)誤產(chǎn)生的機(jī)理,研究邏輯門的三種屏蔽效應(yīng)—邏輯屏蔽、電氣屏蔽、鎖存窗口屏蔽,分析故障脈沖的生成和傳播機(jī)制及對(duì)集成電路可靠性的影響。分析并比較國內(nèi)外現(xiàn)有組合邏輯抗輻射加固技術(shù)。
　　其次,分析了CVSL門的特性,提出“CVSL門對(duì)”結(jié)構(gòu)并驗(yàn)

3、證其容錯(cuò)性能。CVSL門的雙存儲(chǔ)方式和內(nèi)部反饋結(jié)構(gòu)使其具有比普通CMOS門更強(qiáng)的電氣屏蔽能力,對(duì)故障脈沖的傳播具有較強(qiáng)的免疫能力。
　　最后,提出了基于“CVSL門對(duì)”結(jié)構(gòu)的組合邏輯選擇性加固策略。使用加州大學(xué)開源工具BFIT對(duì)組合邏輯電路的節(jié)點(diǎn)進(jìn)行軟錯(cuò)誤敏感度評(píng)估,據(jù)此提出對(duì)組合邏輯進(jìn)行選擇性加固的選擇策略,該策略使用所提的“CVSL門對(duì)”結(jié)構(gòu)與電路中軟錯(cuò)誤敏感觸發(fā)器相連的輸出端進(jìn)行替換,有效提高組合邏輯電路的可靠性和可用性。使