基于FPGA的數(shù)字接收機(jī)高精度測(cè)頻技術(shù).pdf

1、隨著FPGA技術(shù)朝著高速、高集成度方向發(fā)展，其被廣泛地應(yīng)用于實(shí)時(shí)或準(zhǔn)實(shí)時(shí)處理場(chǎng)合。在現(xiàn)代電子戰(zhàn)接收機(jī)中，算法靈活多樣、測(cè)頻精度高的數(shù)字接收機(jī)逐漸成為發(fā)展趨勢(shì)。因此，利用FPGA技術(shù)來實(shí)現(xiàn)數(shù)字接收機(jī)高精度測(cè)頻這一設(shè)計(jì)思想將具有十分重要的應(yīng)用價(jià)值和科技戰(zhàn)略意義。
　　 本文主要研究了基于FPGA的數(shù)字接收機(jī)測(cè)頻技術(shù)。首先介紹了多種測(cè)頻算法的原理，并對(duì)各種算法在MATLAB軟件上仿真測(cè)試，重點(diǎn)闡述了本系統(tǒng)中采用的FFT頻域算法，在此基

2、礎(chǔ)上完成了測(cè)頻系統(tǒng)的軟件設(shè)計(jì)；其次，在驗(yàn)證了軟件方案的可靠性和可實(shí)現(xiàn)性之后，分析了測(cè)頻系統(tǒng)的硬件結(jié)構(gòu)，采用VHDL語言對(duì)各硬件模塊進(jìn)行編程，其中涉及到Altera公司提供的高效的IP核，采用了改進(jìn)型不恢復(fù)余數(shù)求方根算法來實(shí)現(xiàn)的開平方運(yùn)算，采用狀態(tài)機(jī)方式來實(shí)現(xiàn)的測(cè)頻系統(tǒng)控制模塊等。通過QuartusⅡ軟件對(duì)系統(tǒng)進(jìn)行硬件仿真，測(cè)試出來的誤差頻率控制在100KHz以內(nèi)；最后設(shè)計(jì)了一種FFT算法的FPGA實(shí)現(xiàn)方案，該設(shè)計(jì)全部由Verilog H