集成處理器仿真平臺(tái)SOPC系統(tǒng)可測(cè)性方法研究.pdf

1、集成處理器是一種將信息的采集、處理、存儲(chǔ)、發(fā)送等多項(xiàng)功能集于一體的多功能專用信息處理器，擁有穩(wěn)定性高、可靠性良好等多項(xiàng)優(yōu)點(diǎn)。SOPC(System On a Programmable Chip)技術(shù)體現(xiàn)了模塊化可重用的設(shè)計(jì)思想，并且軟硬件皆可編，導(dǎo)致其擁有強(qiáng)大而靈活地設(shè)計(jì)能力。借助 SOPC技術(shù)，用戶可以快速地搭建一個(gè)穩(wěn)定、可靠而又功能強(qiáng)大地集成處理器仿真平臺(tái)。
　　盡管SOPC技術(shù)已被廣泛地應(yīng)用到系統(tǒng)設(shè)計(jì)當(dāng)中，但是當(dāng)前針對(duì)SOP

2、C系統(tǒng)可測(cè)性問題的研究卻相當(dāng)少，目前絕大部分研究集中在 SOPC技術(shù)應(yīng)用上。SOPC與SoC系統(tǒng)在設(shè)計(jì)理念及設(shè)計(jì)方法上存在許多相似之處。借鑒 SoC系統(tǒng)的可測(cè)性設(shè)計(jì)，本文提出一套針對(duì)SOPC系統(tǒng)的可測(cè)性設(shè)計(jì)方法。SOPC系統(tǒng)的測(cè)試結(jié)構(gòu)可以分成三部分：測(cè)試封裝設(shè)計(jì)、測(cè)試訪問機(jī)制和測(cè)試調(diào)度。
　　本文首先提出一種基于平均值余量的Wrapper掃描鏈平衡算法用于解決測(cè)試封裝設(shè)計(jì)中的掃描鏈平衡問題。算法通過合理地組合IP核的內(nèi)部掃描鏈，盡

3、量縮短最長(zhǎng)掃描鏈長(zhǎng)度，使得 IP核的測(cè)試時(shí)間得以縮短。以 ITC'02 Test Benchmarks內(nèi)所有測(cè)試集為對(duì)象完成的仿真實(shí)驗(yàn)證明本算法能極其有效地通過掃描鏈平衡設(shè)計(jì)縮短IP核測(cè)試時(shí)間。
　　針對(duì)測(cè)試調(diào)度問題，本文提出一種基于矩形裝箱模型的測(cè)試調(diào)度算法。該算法將IP核TAM帶寬類比成矩形高度，將 IP核測(cè)試時(shí)間類比成矩形長(zhǎng)度，測(cè)試調(diào)度相當(dāng)于將一系列矩形放到一個(gè)高度一定的箱體當(dāng)中，使得箱體的總長(zhǎng)度最小。針對(duì)集成處理器仿真平臺(tái)