優(yōu)化SoC測(cè)試性能的測(cè)試數(shù)據(jù)重組技術(shù)研究.pdf

1、隨著集成電路工藝技術(shù)和設(shè)計(jì)方法的提高，集成電路的規(guī)模越來(lái)越大，使得原來(lái)要由多個(gè)芯片才可以實(shí)現(xiàn)的復(fù)雜系統(tǒng)被集成在單個(gè)芯片上成為可能。在這種背景下，系統(tǒng)芯片(SoC，Systerm-on-Chip)應(yīng)運(yùn)而生。然而，測(cè)試數(shù)據(jù)量的膨脹、測(cè)試功耗的上升和測(cè)試訪問(wèn)的復(fù)雜性，使得測(cè)試成本大幅上升，SoC測(cè)試面臨著很大的挑戰(zhàn)，測(cè)試資源劃分技術(shù)(TRP)是主要的測(cè)試優(yōu)化技術(shù)，包括測(cè)試數(shù)據(jù)壓縮(TDC)、可測(cè)性設(shè)計(jì)(DFT)和測(cè)試調(diào)度技術(shù)。本學(xué)位論文基于國(guó)

2、內(nèi)外對(duì)TRP技術(shù)的研究，以優(yōu)化SoC測(cè)試性能為目的，展開了相關(guān)的研究工作。主要貢獻(xiàn)包括：(1)提出一種芯核測(cè)試模式重組技術(shù)，保證高壓縮率的同時(shí)降低測(cè)試功耗。(2)提出多芯核測(cè)試數(shù)據(jù)共享與測(cè)試調(diào)度技術(shù)，實(shí)現(xiàn)多芯核的并行測(cè)試，有效的降低了測(cè)試應(yīng)用時(shí)間。
　　基于擴(kuò)展模式游程編碼壓縮方法進(jìn)行研究，在編碼過(guò)程中對(duì)模式中無(wú)關(guān)位賦不同的值會(huì)影響模式之間的相容性，而模式相容性的改變最終會(huì)影響編碼的壓縮效果。針對(duì)這一問(wèn)題，本論文提出了一種低功耗模

3、式重組技術(shù)，該技術(shù)首先將掃描鏈按模式長(zhǎng)度劃分成一組掃描切片，然后計(jì)算掃描切片對(duì)應(yīng)的模式之間的相容性。根據(jù)得到的相容概率重新組合模式的次序，將相容概率高的模式臨近排列。同時(shí)掃描切片根據(jù)模式的排列次序進(jìn)行重組，并采用多掃描鏈結(jié)構(gòu)。實(shí)驗(yàn)結(jié)果表明該方案能夠有效的降低移位功耗并且保證了較高的測(cè)試數(shù)據(jù)壓縮率。
　　針對(duì)系統(tǒng)芯片SoC測(cè)試時(shí)間長(zhǎng)的問(wèn)題，本文探討了多芯核并行測(cè)試方案。首先預(yù)處理芯核的測(cè)試集，并分析多個(gè)芯核測(cè)試集中測(cè)試向量之間的相容