優(yōu)化SoC測試性能的測試數(shù)據(jù)重組技術(shù)研究.pdf

1、隨著集成電路工藝技術(shù)和設(shè)計方法的提高，集成電路的規(guī)模越來越大，使得原來要由多個芯片才可以實現(xiàn)的復雜系統(tǒng)被集成在單個芯片上成為可能。在這種背景下，系統(tǒng)芯片(SoC，Systerm-on-Chip)應運而生。然而，測試數(shù)據(jù)量的膨脹、測試功耗的上升和測試訪問的復雜性，使得測試成本大幅上升，SoC測試面臨著很大的挑戰(zhàn)，測試資源劃分技術(shù)(TRP)是主要的測試優(yōu)化技術(shù)，包括測試數(shù)據(jù)壓縮(TDC)、可測性設(shè)計(DFT)和測試調(diào)度技術(shù)。本學位論文基于國

2、內(nèi)外對TRP技術(shù)的研究，以優(yōu)化SoC測試性能為目的，展開了相關(guān)的研究工作。主要貢獻包括：(1)提出一種芯核測試模式重組技術(shù)，保證高壓縮率的同時降低測試功耗。(2)提出多芯核測試數(shù)據(jù)共享與測試調(diào)度技術(shù)，實現(xiàn)多芯核的并行測試，有效的降低了測試應用時間。
　　基于擴展模式游程編碼壓縮方法進行研究，在編碼過程中對模式中無關(guān)位賦不同的值會影響模式之間的相容性，而模式相容性的改變最終會影響編碼的壓縮效果。針對這一問題，本論文提出了一種低功耗模

3、式重組技術(shù)，該技術(shù)首先將掃描鏈按模式長度劃分成一組掃描切片，然后計算掃描切片對應的模式之間的相容性。根據(jù)得到的相容概率重新組合模式的次序，將相容概率高的模式臨近排列。同時掃描切片根據(jù)模式的排列次序進行重組，并采用多掃描鏈結(jié)構(gòu)。實驗結(jié)果表明該方案能夠有效的降低移位功耗并且保證了較高的測試數(shù)據(jù)壓縮率。
　　針對系統(tǒng)芯片SoC測試時間長的問題，本文探討了多芯核并行測試方案。首先預處理芯核的測試集，并分析多個芯核測試集中測試向量之間的相容