SoC測(cè)試功耗優(yōu)化技術(shù)研究.pdf

1、隨著CMOS集成電路特征尺寸繼續(xù)朝著超深亞微米方向前進(jìn)，集成電路系統(tǒng)的規(guī)模越來越龐大，芯片能集成的晶體管數(shù)量越來越多，集成電路的復(fù)雜度也越來越高。隨著基于可復(fù)用IP核的片上系統(tǒng)(SoC)的設(shè)計(jì)方法得到廣泛的應(yīng)用，芯片的設(shè)計(jì)更加方便、設(shè)計(jì)周期更短。同時(shí)，由于IP核深深嵌入在SoC的內(nèi)部，SoC的測(cè)試面臨越來越多的挑戰(zhàn)。測(cè)試問題甚至已經(jīng)發(fā)展成為SoC設(shè)計(jì)的一個(gè)瓶頸。傳統(tǒng)的測(cè)試主要著眼于提高芯片的可測(cè)試性，進(jìn)行測(cè)試生成和可測(cè)試性設(shè)計(jì)。在進(jìn)行可

2、測(cè)試性設(shè)計(jì)過程中，如何提高故障覆蓋率、降低測(cè)試時(shí)間和面積開銷從而降低測(cè)試成本是研究者們主要考慮的目標(biāo)，但如果過高的測(cè)試功耗很可能使得測(cè)試失效，嚴(yán)重的將導(dǎo)致芯片徹底損壞，產(chǎn)生不應(yīng)有的產(chǎn)量損失從而間接提高芯片的生產(chǎn)成本，因此測(cè)試功耗問題也引起越來越多的研究者的關(guān)注。測(cè)試功耗成為影響集成電路可測(cè)試性設(shè)計(jì)的重要問題，因此降低測(cè)試功耗是測(cè)試開發(fā)的一個(gè)重要目標(biāo)。 本文在詳細(xì)研究掃描路徑的測(cè)試結(jié)構(gòu)的基礎(chǔ)上，提出了IP層的測(cè)試功耗優(yōu)化技術(shù)-門控

3、掃描時(shí)鐘和測(cè)試矢量排序(GSC&TVR)混合的方法。對(duì)于具有一條或者多條掃描鏈的測(cè)試結(jié)構(gòu)的IP核，采用門控掃描時(shí)鐘技術(shù)，使得掃描鏈上的掃描時(shí)鐘頻率只有測(cè)試時(shí)鐘頻率的一半，但測(cè)試時(shí)間沒有增加。該方法可以大幅度的降低IP層的測(cè)試功耗。測(cè)試矢量排序法可以進(jìn)一步降低IP核的測(cè)試功耗。本文采用貪婪算法進(jìn)行測(cè)試矢量的排序，算法過程簡單，運(yùn)算量小。 在IP層的測(cè)試功耗優(yōu)化技術(shù)基礎(chǔ)上，本文進(jìn)一步提出采用功耗約束的測(cè)試調(diào)度(PCTS)方法以優(yōu)化S

4、oC頂層的測(cè)試功耗。在確定總線型TAM框架的前提下，組成均衡的wrapper鏈，并采用啟發(fā)式算法進(jìn)行功耗約束的測(cè)試調(diào)度，使SoC的測(cè)試時(shí)間最小化，并在測(cè)試的任何一個(gè)時(shí)刻，總的功耗都沒有超過額定功耗。 在ISCAS89和ITC'02的平臺(tái)上，本文利用Synopsys的EDA工具對(duì)提出的IP層的測(cè)試功耗優(yōu)化技術(shù)進(jìn)行驗(yàn)證，并使用C++語言對(duì)SoC頂層的功耗約束的測(cè)試調(diào)度技術(shù)進(jìn)行算法級(jí)的驗(yàn)證。驗(yàn)證的結(jié)果表明，與使用標(biāo)準(zhǔn)掃描以及未進(jìn)行矢量