射頻集成電路片上電感的分析與優(yōu)化設(shè)計(jì).pdf

1、本文建立了包含電磁現(xiàn)象以及對(duì)電感性能有重要影響的寄生電阻和寄生電容的物理模型。在此基礎(chǔ)上，分別從集成電路設(shè)計(jì)和工藝實(shí)現(xiàn)的角度提出了電感的優(yōu)化方法。研究表明，在不改變工藝的前提下，利用一些優(yōu)化技術(shù)可以提高電感的性能。采用0.35μm的4層金屬互連線(xiàn)成功實(shí)現(xiàn)了優(yōu)化的圓形電感。試驗(yàn)結(jié)果證明了理論的精度，驗(yàn)證了優(yōu)化方法的有效性?！　”疚囊跃€(xiàn)圈耦合系數(shù)和電感分布電容模型為基礎(chǔ)，設(shè)計(jì)優(yōu)化了平面螺旋電感和疊層電感。在相近的芯片面積上，實(shí)現(xiàn)的疊層電感

2、值為9.9nH，平面螺旋電感只有1.3nH。而要實(shí)現(xiàn)1nH電感，4層串連結(jié)構(gòu)電感的面積是平面螺旋電感的四分之一。金屬3和金屬4并聯(lián)，再與并聯(lián)的金屬1和金屬2串連，該結(jié)構(gòu)電感最大品質(zhì)因數(shù)(Qmax)是相同電感值的金屬3與金屬4并聯(lián)平面螺旋電感Qmax的210％。　　本文使用標(biāo)準(zhǔn)的CMOS工藝，在電感下面的n阱上進(jìn)行p+擴(kuò)散，形成水平和垂直的雙pn結(jié)。將p+擴(kuò)散層接地來(lái)阻止電感電場(chǎng)到達(dá)電感下面的襯底。增大n阱的電壓，橫向和縱向的pn結(jié)的耗