基于FPGA的特征子空間目標(biāo)識別法的關(guān)鍵技術(shù)研究.pdf

1、雷達(dá)目標(biāo)識別是現(xiàn)代雷達(dá)技術(shù)的一個(gè)重要發(fā)展方向，雷達(dá)技術(shù)的日趨成熟使雷達(dá)目標(biāo)識別逐步走向?qū)嵱?。本文對基于FPGA的特征子空間雷達(dá)目標(biāo)一維距離像識別法的關(guān)鍵技術(shù)——單精度浮點(diǎn)SVD處理器的實(shí)現(xiàn)進(jìn)行了研究。論文研究了在FPGA資源有限的前提下，實(shí)現(xiàn)對高階矩陣奇異值分解的高速度和高精度處理要求。論文給出了幾種處理器核心運(yùn)算單元的結(jié)構(gòu)，并改進(jìn)了基本矩陣運(yùn)算單元設(shè)計(jì)和元素調(diào)度方法，對這些結(jié)構(gòu)在速度、資源占用和數(shù)值精度上進(jìn)行了詳細(xì)的比較和分析。最后對

2、這幾種結(jié)構(gòu)在各方面性能和優(yōu)化上的考慮，給出了單精度浮點(diǎn)SVD處理器的整體設(shè)計(jì)方案，并對其性能進(jìn)行了測試分析。論文的主要內(nèi)容為： 1、介紹了基于奇異值分解的特征子空間目標(biāo)識別法，并研究了用于FPGA實(shí)現(xiàn)奇異值分解的雙邊雅克比算法、BLV陣列結(jié)構(gòu)和雅克比算法的并行調(diào)度規(guī)則； 2、為了實(shí)現(xiàn)SVD處理器高速度和高精度的要求，研究了CORDIC的兩種算法的FPGA實(shí)現(xiàn)方式——傳統(tǒng)的CORDIC算法和基于GA算法的改進(jìn)型CORDIC

3、算法，對改進(jìn)型CORDIC算法的補(bǔ)償因子為不定值的設(shè)計(jì)上，給出了相應(yīng)的設(shè)計(jì)方案，并設(shè)計(jì)完成了CORDIC基本計(jì)算單元——單精度浮點(diǎn)加/減法器； 3、在資源、速度和精度上的考慮，完成了SVD處理器的兩個(gè)關(guān)鍵計(jì)算單元的設(shè)計(jì)——角度計(jì)算單元和旋轉(zhuǎn)計(jì)算單元。對角度計(jì)算單元，通過查找表的設(shè)計(jì)，改善求解角度的運(yùn)算速度；對旋轉(zhuǎn)計(jì)算單元，設(shè)計(jì)以雙平面旋轉(zhuǎn)(Two PlaneRotation，TPR)方法為基礎(chǔ)給出了三種設(shè)計(jì)方案，并對其結(jié)構(gòu)進(jìn)行了

4、比較和分析； 4、給出了單精度浮點(diǎn)SVD處理器的整體結(jié)構(gòu)，對其各個(gè)模塊的設(shè)計(jì)給出了詳細(xì)的說明。設(shè)計(jì)改進(jìn)了矩陣的并行調(diào)度方式，采取分組分類的方法完成矩陣元素的調(diào)度。對矩陣核心運(yùn)算單元，利用以上結(jié)構(gòu)組合采用通用并行方式完成設(shè)計(jì)。通過對4×4矩陣仿真詳細(xì)比較了各個(gè)結(jié)構(gòu)的資源、速度和數(shù)值精度情況； 5、為了進(jìn)一步改善SVD處理器的性能，減少結(jié)構(gòu)中由于角度計(jì)算單元造成的資源消耗并提高處理器時(shí)鐘優(yōu)化性能，在保證數(shù)值精度的前提下，利用