用于高速高精度流水線ADC的子AD單元電路設(shè)計(jì).pdf

1、近年來，移動(dòng)電子產(chǎn)品需求的快速增長(zhǎng)極大地刺激了模數(shù)轉(zhuǎn)換器的發(fā)展，市場(chǎng)需要越來越多的高速高精度模數(shù)轉(zhuǎn)換器。本論文針對(duì)上述問題，以12位100MSPS流水線 ADC為研究對(duì)象，在深入分析流水線 ADC工作原理的基礎(chǔ)上，對(duì)子 AD單元電路設(shè)計(jì)作了創(chuàng)新性和探索性研究。主要內(nèi)容為：
　　研究了高速高精度流水線ADC系統(tǒng)結(jié)構(gòu)，結(jié)合系統(tǒng)性能指標(biāo)確定了子AD各單元模塊的指標(biāo)要求，并對(duì)子AD單元模塊的各種誤差源進(jìn)行了詳細(xì)分析。
　　提出了一種

2、新型開關(guān)電容預(yù)放大鎖存比較器電路拓?fù)?，?duì)其延遲時(shí)間和功耗等指標(biāo)進(jìn)行優(yōu)化，通過對(duì)開關(guān)電容網(wǎng)絡(luò)的建模分析，優(yōu)化開關(guān)電容電路，降低了電荷注入、時(shí)鐘饋通等非理想因素對(duì)系統(tǒng)精度的影響；對(duì)于比較器的預(yù)放大電路，采用一級(jí)放大器加源跟隨器結(jié)構(gòu)，降低了延遲時(shí)間；分析基準(zhǔn)輸出緩沖器負(fù)載能力等因素，優(yōu)化了電阻串網(wǎng)絡(luò)；設(shè)計(jì)了3.5位/級(jí)、1.5位/級(jí)和2位/級(jí)的編碼電路。為了降低系統(tǒng)功耗，流水線ADC中間七級(jí)采用動(dòng)態(tài)比較器。
　　應(yīng)用典型1.8V/0.1

3、8?m硅CMOS工藝模型，通過Cadence設(shè)計(jì)軟件進(jìn)行模擬仿真。仿真結(jié)果表明，開關(guān)電容預(yù)放大鎖存比較器的延遲時(shí)間為556ps，功耗188.6W，比較器分辨率達(dá)到0.23mV，建立時(shí)間不超過1.2ns。將該比較器應(yīng)用于3.5位/級(jí)精度的子AD時(shí)，子AD單元能在100MSPS的采樣頻率下正確工作；當(dāng)電阻串的總阻值優(yōu)化為1.5K?時(shí)，3.5位/級(jí)的子AD單元中，最壞情況下回饋噪聲對(duì)參考電壓造成的抖動(dòng)為0.24mV；系統(tǒng)仿真結(jié)果表明，各級(jí)子