分形圖像壓縮算法研究與FPGA實現(xiàn).pdf

1、隨著多媒體技術和計算機通信的日益發(fā)展，圖像信息已經(jīng)成為通信和計算機系統(tǒng)的一種重要的處理對象，然而其龐大的數(shù)據(jù)量使得存儲時要占用大量的空間，處理時要占用大量CPU時間，傳輸時所占用的時間和帶寬花費的成本更是無法接受。圖像壓縮成為技術進步的迫切需要。分形圖像壓縮是分形理論的一個重要應用領域。傳統(tǒng)的分形圖像壓縮編碼策略都是建立在一個全局搜索的基礎上，每個Range塊參數(shù)的確定都需要對整個圖像生成的Domain塊進行搜索、匹配，其運算量是相當大

2、的。本文闡述了一種新型、搜索量小的基于迭代仿射系統(tǒng)(SIFS：SearchlessIterativeFunctionSystem)的四叉樹固定搜索領域分形圖像壓縮算法的設計，它的每個Range塊的編碼針對位置固定的Domain塊。這個方法的優(yōu)點在于其分形編碼不包括Domain-Range塊匹配對的坐標(x，y)。而且，Range塊的大小可以小至2×2像素而同時仍然保持良好的壓縮率和圖像還原質(zhì)量。同時該算法在誤差匹配公式上也做了優(yōu)化，使其

3、在不影響圖像壓縮效果的前提下，更適合硬件的實現(xiàn)。 目前，國內(nèi)主要采用軟件編程(如VC++等)利用通用微處理器芯片(CPU)完成分形圖像壓縮算法，但其圖像壓縮的時間、圖像還原質(zhì)量等方面尚有不盡如人意之處。隨著圖像處理數(shù)據(jù)量的增大，用軟件實現(xiàn)圖像數(shù)據(jù)的編碼已經(jīng)不能滿足圖像處理的速度要求，用硬件實現(xiàn)圖像處理算法已經(jīng)成為必然趨勢。本文充分利用硬件邏輯電路的并行運算優(yōu)勢，應用硬件描述語言VerilogHDL在FPGA(StratixTME

4、P1S40F780C5)上實現(xiàn)了這種新型分形壓縮算法，占用了該片上3146個邏輯單元，最長路徑延時為3.912ns，因此可以很安全地運行在8MHz的時鐘上，在此頻率下該設計可以在0.63ms內(nèi)完成一幅256×256的8位(256級)灰度的圖像編碼。 分形圖像壓縮系統(tǒng)的實驗結果表明其峰值信噪比(PSNR)及壓縮率(compressionrate)和傳統(tǒng)的基于Domain塊搜索策略的方法相同，而其算法簡捷適合于硬件實現(xiàn)，更利于實現(xiàn)實