SOC中IP核設(shè)計(jì)關(guān)鍵技術(shù)研究與實(shí)現(xiàn).pdf

1、本文著重研究了數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)技術(shù)和IP核的設(shè)計(jì)方法，分析了MCU的體系結(jié)構(gòu)，編程仿真的環(huán)境和工具，用可編程邏輯器件進(jìn)行硬件驗(yàn)證的技術(shù)方法。通過(guò)這樣的技術(shù)過(guò)程，對(duì)MCU中的關(guān)鍵模塊進(jìn)行設(shè)計(jì)和驗(yàn)證，完成了對(duì)SOC中IP核設(shè)計(jì)關(guān)鍵技術(shù)的研究與實(shí)現(xiàn)。
　　 論文從應(yīng)用的角度分析了SOC及IP核的相關(guān)技術(shù)，包括軟硬件協(xié)同設(shè)計(jì)、IP核復(fù)用、EDA技術(shù)、層次模塊設(shè)計(jì)、邏輯綜合和仿真驗(yàn)證。研究了以PIC17C42為原型的MCU的體系結(jié)構(gòu)和指

2、令系統(tǒng)，對(duì)各IP核按層次和模塊進(jìn)行了結(jié)構(gòu)和功能的劃分。對(duì)MCU中的關(guān)鍵模塊ALU模塊、PC模塊、串口模塊和中斷模塊詳細(xì)進(jìn)行了功能分析，完成了各模塊的結(jié)構(gòu)設(shè)計(jì)和算法描述。優(yōu)化了系統(tǒng)性能，降低了功耗。最后實(shí)現(xiàn)了各模塊的的RTL級(jí)代碼描述，并基于FPGA完成了電路綜合及仿真驗(yàn)證。
　　 本設(shè)計(jì)采用自上而下的設(shè)計(jì)方法，用硬件描述語(yǔ)言Verilog HDL實(shí)現(xiàn)RTL級(jí)可綜合代碼。采用QuartusⅡ作為設(shè)計(jì)開(kāi)發(fā)環(huán)境實(shí)現(xiàn)代碼編寫(xiě)和仿真驗(yàn)證，