SOC中可復(fù)用IP核的測(cè)試技術(shù)與應(yīng)用.pdf

1、隨著半導(dǎo)體工藝的進(jìn)展和設(shè)計(jì)水平的提高，芯片（IC）設(shè)計(jì)業(yè)已進(jìn)入了系統(tǒng)級(jí)芯片（SOC）時(shí)代。單個(gè)芯片上集成了更多數(shù)量的晶體管，能夠完成更加復(fù)雜的功能。另外由于日益緊迫的市場(chǎng)要求，芯片的設(shè)計(jì)周期變得很短，大量地運(yùn)用預(yù)先設(shè)計(jì)好的標(biāo)準(zhǔn)知識(shí)產(chǎn)權(quán)（IP）核來(lái)構(gòu)建SOC芯片的方法逐漸成為主流。所以，當(dāng)前SOC芯片的兩個(gè)顯著特點(diǎn)是規(guī)模巨大和大量的嵌入式IP核。但是如此大規(guī)模的芯片其制造故障也會(huì)隨之提高，這就對(duì)芯片測(cè)試提出了更高的要求，不僅需要更加精準(zhǔn)的

2、時(shí)序控制，還需要花費(fèi)更長(zhǎng)的芯片測(cè)試時(shí)間，這都會(huì)導(dǎo)致測(cè)試成本的提高。當(dāng)前SOC芯片內(nèi)部大量地采用IP核，由于IP核的使用、授權(quán)、保護(hù)等限制措施也會(huì)給測(cè)試帶來(lái)更多的挑戰(zhàn)，使得SOC中復(fù)用IP核的測(cè)試成為限制IC設(shè)計(jì)發(fā)展的瓶頸問(wèn)題，因此對(duì)此問(wèn)題的研究具有重要的理論價(jià)值和實(shí)際意義。 本文在深入研究嵌入式芯核測(cè)試（IEEEstd1500）標(biāo)準(zhǔn)的基礎(chǔ)上，設(shè)計(jì)并實(shí)現(xiàn)了嵌入式芯核復(fù)用的測(cè)試系統(tǒng)，該系統(tǒng)包括硬件系統(tǒng)和軟件系統(tǒng)：硬件系統(tǒng)圍繞IEEE

3、std1500標(biāo)準(zhǔn)規(guī)定的測(cè)試結(jié)構(gòu)而展開(kāi)，包括測(cè)試殼（Wrappper）模塊和測(cè)試控制器（TAP）模塊的設(shè)計(jì)；軟件系統(tǒng)以Std1500TAM測(cè)試策略為核心展開(kāi)，包括測(cè)試向量的生成、測(cè)試信息的提取策略。此外還基于FPGA試驗(yàn)平臺(tái)應(yīng)用Std1500TAM測(cè)試策略，設(shè)計(jì)了測(cè)試仿真模型，以公認(rèn)的基準(zhǔn)測(cè)試電路ITC'02為測(cè)試對(duì)象進(jìn)行測(cè)試。 從仿真和實(shí)際測(cè)試的結(jié)果來(lái)看：測(cè)試方法正確，測(cè)試系統(tǒng)的軟硬件設(shè)計(jì)達(dá)到了預(yù)定的設(shè)計(jì)目標(biāo)，各項(xiàng)指標(biāo)基本符合