增強(qiáng)型16位定點(diǎn)DSP的設(shè)計(jì)與研究.pdf

1、隨著數(shù)字信號(hào)處理技術(shù)的不斷發(fā)展,對(duì)數(shù)字信號(hào)處理器(DSP)的性能要求也越來(lái)越高。由于DSP的更高性能不能從傳統(tǒng)結(jié)構(gòu)中得到解決,因此提出了各種提高性能的策略。最好的方法是提高操作并行性,這可以由兩個(gè)途徑實(shí)現(xiàn)：增加每條指令執(zhí)行的操作數(shù)量：增加每個(gè)指令周期中執(zhí)行的指令數(shù)量。這兩種并行要求產(chǎn)生了多種數(shù)字信號(hào)處理器的新結(jié)構(gòu),其中一種就是增強(qiáng)型結(jié)構(gòu)的數(shù)字信號(hào)處理器。 本文的研究目的是在傳統(tǒng)型DSP核的基礎(chǔ)上設(shè)計(jì)增強(qiáng)型的16位定點(diǎn)DSP核,然

2、后對(duì)增強(qiáng)型DSP核進(jìn)行研究。通過(guò)分析數(shù)字信號(hào)處理器的發(fā)展趨勢(shì),本文提出增加一個(gè)并行的硬件乘法器與一個(gè)3輸入加法器從而實(shí)現(xiàn)單周期雙乘累加(MAC)操作,并通過(guò)擴(kuò)展指令集與總線位寬來(lái)配合硬件單元的增加。在以上的擴(kuò)展前提下,本文對(duì)各個(gè)功能模塊、指令集、尋址方式進(jìn)行設(shè)計(jì),最后形成一個(gè)完整的增強(qiáng)型DSP核。在完成了增強(qiáng)型DSP核的寄存器傳輸級(jí)(RTL)設(shè)計(jì)后,對(duì)該內(nèi)核進(jìn)行指令集仿真以確保該內(nèi)核功能的正確性,并通過(guò)程序?qū)嵗M(jìn)行性能分析。指令仿真的結(jié)