32位MIPS處理器研究及其軟硬件建模.pdf

1、SOC內(nèi)部集成的處理器，在設(shè)計(jì)前端表現(xiàn)為用HDL描述的RTL模型，即IP軟核。本文在詳細(xì)研究32 位MIPS 處理器體系結(jié)構(gòu)的基礎(chǔ)之上，分別用C語(yǔ)言和Verilog HDL 對(duì)MIPS處理器進(jìn)行軟件建模和硬件建模，設(shè)計(jì)與32位MIPS 指令集完全兼容的處理器。 本文首先針對(duì)設(shè)計(jì)應(yīng)用研究了微處理器體系結(jié)構(gòu)設(shè)計(jì)的一些高級(jí)技術(shù)，如并行設(shè)計(jì)、高速緩存和分支預(yù)測(cè)等。然后詳細(xì)介紹了MIPS32TM 指令集及其軟件編譯流程，并在此基礎(chǔ)上給出了

2、CPU模擬器的設(shè)計(jì)方案。軟件形式的CPU模擬器用于探索處理器體系結(jié)構(gòu)的設(shè)計(jì)形式和輔助硬件設(shè)計(jì)。 第五章是硬件建模的基礎(chǔ)，首先給出了ASIC和SOC 設(shè)計(jì)的一般流程，指出軟硬件建模和FPGA 驗(yàn)證在SOC設(shè)計(jì)中的極端重要性，隨后介紹了Wishbone片上總線協(xié)議，并給出了本設(shè)計(jì)所使用的總線方案。本文第六章給出了MIPS32TM兼容處理器的硬件建模方案，包括寄存器組、算術(shù)邏輯單元、數(shù)據(jù)通道、控制器、存儲(chǔ)系統(tǒng)和分支預(yù)測(cè)器等，分析了流水

3、線的階數(shù)對(duì)處理器性能的影響以及各種流水競(jìng)爭(zhēng)的處理方法，給出了六級(jí)流水線數(shù)據(jù)通道、Cache和分支預(yù)測(cè)器的設(shè)計(jì)方案。本文最后給出了設(shè)計(jì)的驗(yàn)證方案，包括功能仿真和FPGA 驗(yàn)證，還給出了基于該軟核進(jìn)行SOC 設(shè)計(jì)與驗(yàn)證的方案。 本文的主要成果是設(shè)計(jì)了一個(gè)CPU模擬器和三個(gè)版本的硬件模型，命名為OCMIPS，三者均為六級(jí)流水線，MIPS32TM 指令集兼容，各版本的指令集見(jiàn)附錄A。OCMIPS（V1.0）使用靜態(tài)分支預(yù)測(cè)器，可運(yùn)行C

4、程序，通過(guò)了FPGA 驗(yàn)證；OCMIPS（V2.0）集成動(dòng)態(tài)分支預(yù)測(cè)器，可運(yùn)行C 程序，通過(guò)了功能仿真，可綜合；OCMIPS（V3.0）集成動(dòng)態(tài)分支預(yù)測(cè)器和二通道關(guān)聯(lián)數(shù)據(jù)Cache，可運(yùn)行匯編程序，通過(guò)了功能仿真，可綜合。 本文分析了經(jīng)典五級(jí)流水線的時(shí)序瓶頸，采用六級(jí)流水線設(shè)計(jì)，相對(duì)五級(jí)流水線而言較大幅度的提高了CPU主頻，在此基礎(chǔ)上還對(duì)分支預(yù)測(cè)器和Cache的建模方法進(jìn)行了有益的探索。OCMIPS（V1.0）核心用Synpli