用于運動估計的高效三步法的硬件設計與仿真.pdf

1、在視頻壓縮中，使用基于塊匹配技術的運動估計能夠有效去除視頻序列之間存在的大量時間冗余，對于提高壓縮的效率是至關重要的。采用全搜索算法可以得到最優(yōu)解，但是它的實現(xiàn)需要大量的運算。于是人們提出了許多快速搜索算法，包括三步法、新三步法和四步法等，這些算法在滿足一定精度的條件下可以大大減少運算量。這些快速搜索算法大多基于塊失真度量隨著搜索點偏離最佳匹配點而單調(diào)增加的假定，但是這種假定往往只在局部范圍成立，對于塊失真度量是多極值分布的情況，搜索過

2、程就可能陷入局部最優(yōu)。本文介紹了一種高效三步法，該算法在三步法的基礎上增加了偏置中心的小菱形搜索模板和非確定性搜索步數(shù)來加強中心區(qū)域的搜索。模擬實驗證明該算法在不同的搜索范圍以及運動大小的情況下，在均方差方面都優(yōu)于新三步法，具有較強的適應性，且該算法相對新三步法平均計算量減少了15％。本文的研究內(nèi)容就是針對高效三步法完成硬件結(jié)構(gòu)設計與仿真。 高效三步法中使用了兩種搜索模板：正方形模板和小菱形模板。本文提出了一種基于移位寄存器陣列

3、的硬件結(jié)構(gòu)，該結(jié)構(gòu)能夠同時適應對這兩種模板的搜索。該結(jié)構(gòu)的設計靈感來自于一種用于菱形模板類搜索算法的VLSI結(jié)構(gòu)。其基本思想是利用搜索點之間的參考數(shù)據(jù)重疊的特征，把需要用于多個搜索點計算的參考數(shù)據(jù)存儲在移位寄存器陣列中，通過移位操作來滿足不同搜索點的計算需要，大大降低了數(shù)據(jù)存儲器訪問次數(shù)，從而減少了運動估計中功率消耗最大部分的操作。 本文對所設計的結(jié)構(gòu)用Verilog硬件描述語言完成了寄存器傳輸級設計，并使用ModelSim完成

4、了功能仿真。本文用四個標準測試序列對所設計結(jié)構(gòu)進行了仿真實驗，統(tǒng)計了該結(jié)構(gòu)平均完成一次塊匹配的時鐘周期和平均處理一幀需對參考塊數(shù)據(jù)存儲器的訪問次數(shù)。統(tǒng)計結(jié)果表明，對于不同的測試序列，該結(jié)構(gòu)平均完成一次塊匹配的時鐘周期為256，比實現(xiàn)菱形法的結(jié)構(gòu)要小，且在70MHz的時鐘頻率下，其吞吐率符合MPEG-2和HDTV的性能要求。針對不同的測試序列，該結(jié)構(gòu)均比實現(xiàn)菱形法的結(jié)構(gòu)所需的參考塊數(shù)據(jù)存儲器訪問次數(shù)要小，與按照搜索點單獨處理的情況相比，平