應(yīng)用于安全SRAM中全集成LDO的研究與設(shè)計(jì).pdf

1、由于靜態(tài)隨機(jī)存儲器（SRAM）在低溫下存在著數(shù)據(jù)殘留隱患。目前，研究SRAM自身安全性問題已經(jīng)成為安全系統(tǒng)研究、安全存儲研究的一個重要發(fā)展方向。針對這個問題，通過檢測到SRAM掉電來對SRAM信息進(jìn)行擦除來達(dá)到信息保密的目的。LDO由于具有電路相對簡單、功耗較低、輸出紋波小、不產(chǎn)生輻射干擾、較高的電源抑制比等優(yōu)點(diǎn)，作為本文主要的設(shè)計(jì)問題，應(yīng)用于安全SRAM電源管理電路中。
　　 本論文主要討論了一種全集成低壓差線性穩(wěn)壓器的分析與

2、設(shè)計(jì)，首先對未補(bǔ)償時系統(tǒng)的交流特性和瞬態(tài)特性行了分析，針對嵌套密勒補(bǔ)償結(jié)構(gòu)存在的問題以及設(shè)計(jì)中需要考慮的若干折衷，提出了一種綜合了電流反饋補(bǔ)償和自調(diào)整相位裕度的新系統(tǒng)結(jié)構(gòu)。本文的研究重點(diǎn)在于低壓差線性穩(wěn)壓器的在不同負(fù)載情況下的穩(wěn)定性的分析，詳細(xì)介紹了芯片中電路的設(shè)計(jì)過程，并給出了相應(yīng)的仿真結(jié)果和分析。在前面研究的基礎(chǔ)上，采用華宏NEC 0.25 μm CMOS制造工藝完成了LDO電路的前端與后端設(shè)計(jì)。
　　 采用Hspice對電

3、路仿真結(jié)果表明所設(shè)計(jì)的全集成LDO能夠在0到50 mA負(fù)載電流范圍內(nèi)穩(wěn)定工作；在負(fù)載電流由0到50 mA和50到0 mA瞬態(tài)變化時，輸出電壓最大過沖小于80 mV，建立時間小于2 μs；在電源電壓有7.5 V到3 V瞬態(tài)變化時，輸出電壓最大過沖小于50 mV，建立時間約為2 μs；在1 kHz時的PSRR大于60 dB，100 kHz時PSRR約為22 dB。最后，芯片全局仿真結(jié)果表明LDO的設(shè)計(jì)指標(biāo)達(dá)到既定的要求。
　　 本文