eda課程設(shè)計(jì)--數(shù)字秒表設(shè)計(jì)

1、<p>　　課 程 設(shè) 計(jì) 報(bào) 告</p><p><b>　?。ɡ砉ゎ悾?lt;/b></p><p>　　課程名稱： EDA技術(shù) 專業(yè)班級(jí)： 電子信息工程101 </p><p>　　學(xué)生學(xué)號(hào)： 學(xué)生姓名： </p><p>　　所屬院部： 指導(dǎo)教師：

2、 </p><p>　　20 11 ——20 12 學(xué)年 第 2 學(xué)期</p><p><b>　　一、設(shè)計(jì)目的和要求</b></p><p><b>　　課程設(shè)計(jì)目的</b></p><p><b>　　課程設(shè)計(jì)的基本要求</b></p>

3、;<p><b>　　課程設(shè)計(jì)類型</b></p><p><b>　　儀器和設(shè)備</b></p><p><b>　　設(shè)計(jì)過(guò)程</b></p><p><b>　　設(shè)計(jì)內(nèi)容和要求</b></p><p><b>　　設(shè)計(jì)方法和開(kāi)發(fā)

4、步驟</b></p><p><b>　　設(shè)計(jì)思路</b></p><p><b>　　設(shè)計(jì)難點(diǎn)</b></p><p><b>　　設(shè)計(jì)結(jié)果與分析</b></p><p>　　思路問(wèn)題以及測(cè)試結(jié)果失敗分析</p><p><b>

5、　　程序簡(jiǎn)要說(shuō)明</b></p><p><b>　　一、設(shè)計(jì)目的和要求</b></p><p><b>　　1.課程設(shè)計(jì)目的</b></p><p>　　1）根據(jù)設(shè)計(jì)要求，完成對(duì)數(shù)字秒表的設(shè)計(jì)。</p><p>　　2）進(jìn)一步加強(qiáng)對(duì)MaxplusⅡ軟件的應(yīng)用和對(duì)VHDL語(yǔ)言的使用。&l

6、t;/p><p>　　2.課程設(shè)計(jì)的基本要求</p><p>　　1)提供的時(shí)鐘信號(hào)頻率為100Hz，實(shí)現(xiàn)計(jì)數(shù)從0.01s到0.1s,再到1s，10s,1min,10min,1h。</p><p><b>　　3.課程設(shè)計(jì)類型</b></p><p><b>　　1)綜合應(yīng)用設(shè)計(jì)</b></p&g

7、t;<p><b>　　二、儀器和設(shè)備</b></p><p><b>　　1.計(jì)算機(jī)，1臺(tái)</b></p><p><b>　　三、設(shè)計(jì)過(guò)程</b></p><p><b>　　1.設(shè)計(jì)內(nèi)容和要求</b></p><p>　　1）用Maxp

8、lusⅡ軟件編程實(shí)現(xiàn)六進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器、分頻器（3MHz——100MHz）模塊。</p><p>　　2）編譯各個(gè)模塊，連接各模塊，最終實(shí)現(xiàn)一小時(shí)的秒表計(jì)數(shù)功能。</p><p>　　2.設(shè)計(jì)方法和開(kāi)發(fā)步驟</p><p>　　1）編程實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)器</p><p>　　十進(jìn)制計(jì)數(shù)器源代碼：</p><p>

9、　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity cnt10 is</p>

10、;<p>　　port(clk: in std_logic;</p><p>　　clr: in std_logic;</p><p>　　ena: in std_logic;</p><p>　　cq: out integer range 0 to 15;</p><p>　　carry_out: out std_logic)

11、;</p><p>　　end entity cnt10;</p><p>　　architecture art of cnt10 is</p><p>　　signal cqi: integer range 0 to 15;</p><p><b>　　begin</b></p><p>　　p

12、rocess(clk,clr,ena)is</p><p><b>　　begin</b></p><p>　　if clr='1'then cqi<=0;</p><p>　　elsif clk'event and clk='1'then</p><p>　　if ena=

13、'1'then</p><p>　　if cqi<9 then cqi<=cqi+1;</p><p>　　else cqi<=0;end if;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p&g

14、t;<p>　　end process;</p><p>　　process(cqi)is</p><p><b>　　begin </b></p><p>　　if cqi=9 then carry_out<='1';</p><p>　　else carry_out<=

15、9;0';end if;</p><p>　　end process;</p><p><b>　　cq<=cqi;</b></p><p>　　end architecture art;</p><p>　　2）編程實(shí)現(xiàn)六進(jìn)制計(jì)數(shù)器</p><p>　　六進(jìn)制計(jì)數(shù)器源代碼：<

16、/p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity

17、cnt6 is</p><p>　　port(clk: in std_logic;</p><p>　　clr: in std_logic;</p><p>　　ena: in std_logic;</p><p>　　cq: out std_logic_vector(3 downto 0);</p><p>　　ca

18、rry_out: out std_logic);</p><p>　　end entity cnt6;</p><p>　　architecture art of cnt6 is</p><p>　　signal cqi: std_logic_vector(3 downto 0);</p><p><b>　　begin</b

19、></p><p>　　process(clk,clr,ena)is</p><p><b>　　begin</b></p><p>　　if clr='1'then cqi<="0000";</p><p>　　elsif clk'event and clk=&#

20、39;1'then</p><p>　　if ena='1'then</p><p>　　if cqi="0101"then cqi<="0000";</p><p>　　else cqi<=cqi+'1';end if;</p><p><b&

21、gt;　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(cqi)is</p><p><b>　　begin </b></p><p>　　if cqi

22、="0000"then carry_out<='1';</p><p>　　else carry_out<='0';end if;</p><p>　　end process;</p><p><b>　　cq<=cqi;</b></p><p>　　

23、end architecture art;</p><p>　　3）編程實(shí)現(xiàn)分頻器模塊</p><p>　　分頻器源代碼（3MHz—100Hz）</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_l

24、ogic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity clkgen is</p><p>　　port(clk: in std_logic;</p><p>　　newclk: out std_logic);</p><p&g

25、t;　　end entity clkgen;</p><p>　　architecture art of clkgen is</p><p>　　signal cnter:integer range 0 to 10#29999#;</p><p><b>　　begin</b></p><p>　　process(clk

26、) is</p><p><b>　　begin </b></p><p>　　if clk'event and clk='1' then</p><p>　　if cnter=29999 then cnter<=0;</p><p>　　else cnter<=cnter+1;<

27、;/p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(cnter) is</p><p><b>　　begin</b><

28、;/p><p>　　if cnter=29999 then newclk<='1';</p><p>　　else newclk<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　

29、　end architecture art;</p><p><b>　　3.設(shè)計(jì)思路</b></p><p>　　因?yàn)閷?shí)驗(yàn)硬件仿真提供3MHz的時(shí)鐘信號(hào)，所以要用分頻器實(shí)現(xiàn)3MHz到100Hz的時(shí)鐘信號(hào)的轉(zhuǎn)換。用四個(gè)十進(jìn)制計(jì)數(shù)器和兩個(gè)六進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)0.01s到1h的計(jì)數(shù)。第一個(gè)十進(jìn)制計(jì)數(shù)器計(jì)數(shù)0.01s,計(jì)數(shù)到0.1s,第二個(gè)十進(jìn)制計(jì)數(shù)器計(jì)數(shù)到1s,第三個(gè)十進(jìn)制計(jì)

30、數(shù)器計(jì)數(shù)到10s，第四個(gè)計(jì)數(shù)器用六進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到60s（即1min），第五個(gè)用十進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到10min，第六個(gè)用六進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到60min（即1h）。連接每個(gè)模塊，最終實(shí)現(xiàn)秒表的功能。</p><p><b>　　4.設(shè)計(jì)難點(diǎn)</b></p><p>　　我們?cè)O(shè)計(jì)的過(guò)程中主要遇到的難點(diǎn)是最終的各個(gè)模塊的連接與編譯。連接模塊的原理圖后，編譯出現(xiàn)錯(cuò)誤。經(jīng)過(guò)老

31、師的指導(dǎo)，發(fā)現(xiàn)端口的連接線有問(wèn)題。不能從輸入輸出端口拖出線連接到模塊上，這樣只能連接一個(gè)端口，而無(wú)法將全部端口正確連接到模塊上。而且各個(gè)模塊排列比較緊是，容易在連接線上出現(xiàn)問(wèn)題，所以各個(gè)模塊的排列要合理的分散。</p><p>　　在實(shí)際的設(shè)計(jì)過(guò)程中，分頻器的模塊也遇到了困難。因?yàn)槲覀儏⒖剂藭?shū)上的部分程序，不過(guò)有一句語(yǔ)句有語(yǔ)法錯(cuò)誤。所以找了很長(zhǎng)時(shí)間，最后在老師的幫助下，通過(guò)ISE軟件找出了錯(cuò)誤。</p>

32、;<p>　　實(shí)際的過(guò)程中我們沒(méi)有加入分頻器模塊，仿真時(shí)直接提供100Hz的時(shí)鐘信號(hào)進(jìn)行仿真。</p><p><b>　　四、設(shè)計(jì)結(jié)果與分析</b></p><p>　　1、思路問(wèn)題以及測(cè)試結(jié)果失敗分析</p><p>　　設(shè)計(jì)的過(guò)程中沒(méi)有注意到分頻器模塊的設(shè)計(jì)，沒(méi)有考慮到實(shí)際的時(shí)鐘脈沖信號(hào)的頻率問(wèn)題。實(shí)際的時(shí)鐘脈沖信號(hào)不一定是

33、我們的100Hz。所以一定要設(shè)計(jì)分頻器模塊。</p><p>　　最終的原理圖連接后，端口的連接沒(méi)有注意，尤其是一對(duì)多的端口的連接。所以編譯出現(xiàn)錯(cuò)誤。</p><p>　　多個(gè)輸出端口同過(guò)命名的方式連接到一起的，要注意最終的輸出端口模塊的線要用粗線，表示可以連接多個(gè)端口。這樣，前面的六個(gè)端口連接到上面就不會(huì)出現(xiàn)錯(cuò)誤。</p><p>　　每一個(gè)單獨(dú)的輸出端口的輸出線

34、也要用粗線，而且要拉長(zhǎng)些，但不要與其他的線連接到一起，引起編譯出現(xiàn)錯(cuò)誤。</p><p><b>　　2、程序簡(jiǎn)要說(shuō)明</b></p><p>　　十進(jìn)制計(jì)數(shù)器：每有一個(gè)時(shí)鐘信號(hào)，計(jì)數(shù)1，依次增加，當(dāng)計(jì)數(shù)到第十個(gè)脈沖時(shí)，輸出進(jìn)位為1。該進(jìn)位作為下一個(gè)計(jì)數(shù)器的時(shí)鐘信號(hào)，連接各個(gè)計(jì)數(shù)器，就可實(shí)現(xiàn)設(shè)計(jì)要求的計(jì)數(shù)到1h。</p><p>　　五、設(shè)計(jì)過(guò)