eda綜合課程設(shè)計-數(shù)字秒表

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1、　　《EDA技術(shù)綜合設(shè)計》　　課程設(shè)計報告　　報告題目：數(shù)字秒表 　　作者所在系部：電子工程系 　　作者所在專業(yè)：

2、電子信息工程 　　作者所在班級： 　　作者姓名： 　　指導(dǎo)教師姓名： 　　完成時

3、間： 2012.12.13 　　內(nèi) 容摘要　　近幾年EDA技術(shù)發(fā)展十分迅速，在未來的三至五年EDA技術(shù)會像單片機一樣成為社會的主流。應(yīng)用VHDL語言設(shè)計數(shù)字系統(tǒng)，很多設(shè)計工作可以在計算機上完成，從而縮短了數(shù)字系統(tǒng)的開發(fā)時間。我們嘗試利用VHDL為開發(fā)工具設(shè)計數(shù)字秒表。

4、　　秒表的邏輯結(jié)構(gòu)較簡單，它主要由十進制分頻器、計數(shù)器、六進制計數(shù)器、數(shù)據(jù)選擇器、和顯示譯碼器等組成。在整個秒表中最關(guān)鍵的是如何獲得一個精確的100HZ計時脈沖，除此之外，整個秒表還需有一個啟動信號和一個清零信號，以便秒表能隨意停止及啟動。秒表有共有6個輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個計數(shù)器與之相對應(yīng)，6個計數(shù)器的輸出全都為BCD碼輸出，這樣便與同顯示

5、譯碼器連接。　　關(guān)鍵詞: VHDL，數(shù)字秒表，QuartusII，時序仿真圖。　　目錄　　一、實驗?zāi)康摹?………………………………………………………………………1　　二、硬件要求… ……………………………………………………………

6、…………1　　三、方案論證 ……………………… ……………………………………………1 　　四、模塊說明 …………………………………………………………………………1　　分頻器 ………………………………………………………………………………1　　六進制計

7、數(shù)器 ………………………………………………………………………2　　十進制計數(shù)器 ………………………………………………………………………3　　控制選擇器 …………………………………………………………………………4　　譯碼器 ………………………………………………………………………………5<

8、;p>　　蜂鳴器模塊……………… …………………………………………………………6　　五、整體連接圖…… …………………………………………………………………7　　六、實驗步驟……… …………………………………………………………………8　　七、實驗結(jié)果……………………………… …………………………………………8

9、　　八、實驗總結(jié) ………………………………………………………………………8 　　九、參考文獻…………………………………………………………………………8　　三課程設(shè)計任務(wù)書　　實驗?zāi)康?lt;/b>&l

10、t;/p>　　學(xué)習使用VHDL語言設(shè)計題目，掌握VHDL語言的編程方法以及EDA芯片的下載仿真。　　二、硬件要求　?。?）主芯片EPF10K10LC84-4。　　（2）蜂鳴器。<p

11、>　　（3）8位八段掃描共陰極數(shù)碼顯示管。　?。?）二個按鍵開關(guān)（清零，開始/暫停）。　　三、方案論證　　四、模塊說明　　秒表的設(shè)計共化分為6個模塊：分頻器（cfp），六計數(shù)器（count6

12、），十計數(shù)器（count10），六選一選擇器，譯碼器。下面具體分析各個模塊的原理、內(nèi)容和功能。　　1.分頻器(cfp)　　能夠?qū)崿F(xiàn)對10MHZ 的clk時鐘信號進行分頻，從而得到0.01秒的計數(shù)脈沖信號即100hz的脈沖信號。圖1為分頻器的仿真波形圖。　　library ieee;<

13、p>　　use ieee.std_logic_1164.all;　　entity cfp is 　　port(clk: in std_logic;　　q0: buffer std_logic);　　end cfp; <

14、;/p>　　architecture a of cfp is 　　signal counter:integer range 0 to 49999; 　　begin 　　process(clk) <p

15、>　　begin 　　if (clk='1' and clk'event) then 　　if counter=49999 then counter<=0; q0<= not q0; 　　else counter<=counter+1

16、; 　　end if; 　　end if; 　　end process;　　end a;　　圖1. 分頻器的仿真波形<p&g

17、t;　　2.六計數(shù)器（COUNT601）　　能夠?qū)崿F(xiàn)6進制循環(huán)計數(shù)，功能是秒到分和分到時的進制計數(shù)。圖2為六計數(shù)器的仿真波形圖　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigne

18、d.all;　　entity count6 is 　　port (clk,clr,start:in std_logic;　　daout:out std_logic_vector(3 downto 0);　　cout:buffer std_logic );</p&g

19、t;　　end count6;　　architecture behave of count6 is 　　signal temp:std_logic_vector(3 downto 0);　　begin　　proc

20、ess(clk,clr)　　begin　　if clr='1' then temp<="0000";　　cout<='0';　　elsif clk'event a

21、nd clk='1' then　　if start='1'then　　if temp="0101" then temp<="0000";　　cout<='1';　　else

22、 temp<=temp+1;cout<='0';　　end if;　　elsif start='0' then temp<=temp;cout<=cout;　　end if;&

23、lt;/p>　　end if;　　end process;　　daout<=temp;　　end behave;　　圖2. 六進制計數(shù)器的仿真波形　　3.

24、十進制計數(shù)器（COUNT24）　　能夠?qū)崿F(xiàn)10進制循環(huán)計數(shù)，實現(xiàn)0.01秒到0.1秒、0.1秒到1秒、1秒到10秒、一分到10分的進制計數(shù)，圖3為十計數(shù)器的仿真波形圖。 　　library ieee;　　use ieee.std_logic_1164.all;　　use

25、 ieee.std_logic_unsigned.all;　　entity count6 is 　　port (clk,clr,start:in std_logic;　　daout:out std_logic_vector(3 downto 0);　　cout:buffe

26、r std_logic );　　end count6;　　architecture behave of count6 is 　　signal temp:std_logic_vector(3 downto 0);　　begin<

27、/p>　　process(clk,clr)　　begin　　if clr='1' then temp<="0000";　　cout<='0';

28、　　elsif clk'event and clk='1' then　　if start='1'then　　if temp="0101" then temp<="0000";　　cout<='1';<

29、/p>　　else temp<=temp+1;cout<='0';　　end if;　　elsif start='0' then temp<=temp;cout<=cout;<b&

30、gt;　　end if;　　end if;　　end process;　　daout<=temp;　　end behave;　　圖3. 十進制計數(shù)器的仿真波形<

31、;/p>　　4.控制選擇器　　能夠?qū)崿F(xiàn)六路計數(shù)的循環(huán)選通即數(shù)碼管將顯示的數(shù)被循環(huán)選通，每一路對應(yīng)一個數(shù)碼管。其中的sel為位選輸出。圖4為其仿真波形。　　library ieee;　　use ieee.std_logic_1164.all;<

32、/p>　　use ieee.std_logic_unsigned.all;　　entity konhzhi is　　port(clr,clk: in bit;　　dain0,dain1,dain2,dain3,dain4,dain5: in std_logic_vector(3 dow

33、nto 0);　　sel: out std_logic_vector(2 downto 0);　　daout: out std_logic_vector(3 downto 0));　　end konhzhi;　　architecture a of konhzhi is&l

34、t;/p>　　signal temp:integer range 0 to 5;　　begin　　process(clk)　　begin　　if (clr='1

35、') then 　　daout<="0000";　　sel<="000";　　temp<=0;　　elsif (clk='1'and clk'e

36、vent) then 　　if temp=5 then temp<=0;　　else temp<=temp + 1; 　　end if; 　　case temp is　　when 0=>sel

37、<="000";daout<=dain0;　　when 1=>sel<="001";daout<=dain1;　　when 2=>sel<="010";daout<=dain2;　　when 3=>s

38、el<="011";daout<=dain3;　　when 4=>sel<="100";daout<=dain4;　　when 5=>sel<="101";daout<=dain5;　　e

39、nd case;　　end if;　　end process;　　end a;　　圖4. 控制選擇器仿真波形

40、5　　5.譯碼器　　能夠?qū)崿F(xiàn)將每路信號計數(shù)輸出轉(zhuǎn)換為數(shù)碼管的段碼。圖5為其仿真波形。　　library ieee; 　　use ieee.std_logic_1164.all; <p&

41、gt;　　entity ym is 　　port(num:in std_logic_vector(3 downto 0); 　　led:out std_logic_vector(6 downto 0)); 　　end ym ; 　　a

42、rchitecture a of ym is 　　begin 　　process(num) 　　begin 　　case num is 　　when&qu

43、ot;0000"=>led<="0111111";　　when"0001"=>led<="0000110";　　when"0010"=>led<="1011011";

44、　when"0011"=>led<="1001111";　　when"0100"=>led<="1100110";　　when"0101"=>led<="1101101";&l

45、t;p>　　when"0110"=>led<="1111101";　　when"0111"=>led<="0100111";　　when"1000"=>led<="1111111";</p

46、>　　when"1001"=>led<="1101111";　　when others=>led<="0000000";　　end case; 　　end process; &l

47、t;p>　　end a; 　　圖5. 譯碼器的仿真波形　　6.蜂鳴器控制模塊　　能夠?qū)崿F(xiàn)蜂鳴器的十聲報警和十秒報警。　　library ieee;

48、;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity fengming is　　port(clk,I:in std_logic;　　q:out std_logic</p&g

49、t;　　);　　end fengming;　　architecture ar of fengming is　　signal n:integer range 0 to 20;　　signal q0:std_logi

50、c;　　begin　　process(clk)　　begin 　　if clk'event and clk='1' then　　i

51、f I='0' then q0<='0';n<=0;　　else if n<=19 then q0<=not(q0);n<=n+1;　　else q0<='0';n<=0;　　end if;</b

52、>　　end if;　　end if;　　end process;　　q<=q0;

53、end ar; 　　五、數(shù)字秒表的整體連接圖　　最將上述的模塊綜合到一起就可以實現(xiàn)功能。綜合可以用一個元件例化，也可以用原理圖連接。為了簡單我就直接連圖了。　　圖6. 綜合連接示意圖　　六、實驗步驟</p

54、>　　（1）安裝QuartusⅡ軟件，為本項設(shè)計建立文件夾。　　（2）輸入設(shè)計項目的各個模塊，存盤檢查，編譯并仿真至無誤。　?。?）調(diào)用底層文件的各個模塊，連接整體原理圖，進行存盤檢查，編譯仿真至無誤。　?。?）將PC機與試驗箱進行連接選擇器件并鎖定引腳，然后進行編譯下載。</p

55、>　?。?）按照鎖定好的引腳進行連線，進行硬件測試，驗證仿真和測試結(jié)果。　　七、實驗結(jié)果　　通過硬件測試，得到如下測試結(jié)果：　?。?）秒表能夠正確的計時，數(shù)碼管能夠正確顯示時鐘數(shù)字。　?。?）每十秒鐘蜂鳴器

56、響一聲和led燈閃一下，1小時后蜂鳴器響十聲。　　八、總結(jié)　　通過這次課設(shè)，對VHDL語言的使用有了進一步的加強，對所用到的軟件有了更加深刻的了解，這對我們以后的學(xué)習和工作有很大的幫助。本實驗綜合性較高，讓我們學(xué)習到了怎么去下載程序，也懂得了時鐘源的產(chǎn)生和時鐘源的分頻原理，懂得LED燈的循環(huán)顯示原理，使得我們的知識

57、更加豐富與實用。課設(shè)期間也發(fā)現(xiàn)了自己的很多不足，但是通過自己動手動腦，既增加了知識，有給了專業(yè)知識的提升。　　九、參考文獻　　[1]李國洪、胡輝、沈明山.EDA技術(shù)與實驗.機械工業(yè)出版社，2009　　[2] 閻石．數(shù)字電子技術(shù)基礎(chǔ)（第五版）．高等教育出版社，2006</

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