eda數(shù)字秒表課程設(shè)計(jì)

1、程序： 程序：(1) (1)時基分頻模塊的 時基分頻模塊的 VHDL VHDL 源程序（ 源程序（CB10.VHD) CB10.VHD)LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CB10 ISPORT(CLK:IN STD_LOGIC; ——輸入時鐘信號CO:OUT STD_LOGIC); ——分頻

2、輸出信號 END CB10; ——實(shí)體描述 ARCHITECTURE ART OF CB10 IS ——結(jié)構(gòu)體描述SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0);——硬件系統(tǒng)的基本數(shù)據(jù)對象BEGINPROCESS(CLK) ——進(jìn)程敏感信號BEGINIF RISING_EDGE(CLK)THENIF COUNT=“1001“TH

3、ENCOUNT<=“0000“;CO<='1';ELSECOUNT<=COUNT+1;CO<='0';END IF;END IF;END PROCESS; END ART; (2) (2)控制模塊的 控制模塊的 VHDL VHDL 源程序（ 源程序（CTRL.VHD) CTRL.VHD)LIBRARY IEEE; USE IEEE.STD_

4、LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRL ISPORT(CLR,CLK,SP:IN STD_LOGIC;EN:OUT STD_LOGIC); ——CLR：清零信號CLK：脈沖輸入端SP：計(jì)數(shù)輸入端EN ：輸出端 END; ARCHITECTURE BEHAVE OF CTRL ISCONSTANT S0:STD_LO

5、GIC_VECTOR(1 DOWNTO 0):=“00“;CONSTANT S1:STD_LOGIC_VECTOR(1 DOWNTO 0):=“01“;CONSTANT S2:STD_LOGIC_VECTOR(1 DOWNTO 0):=“10“;END BEHAVE; （3）計(jì)時模塊的 ）計(jì)時模塊的 VHDL VHDL 源程序 源程序①十進(jìn)制計(jì)數(shù)器的 ①十進(jìn)制計(jì)數(shù)器的 VHDL VHDL 源程序 源程序——cdu10.vhd cdu10

6、.vhdLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cdu10 ISPORT(CLK:IN STD_LOGIC; ——時鐘信號CLR:IN STD_LOGIC; ——清零信號EN:IN STD_LOGIC; ——計(jì)數(shù)使能信號CN:OUT STD_LOGIC; ——計(jì)數(shù)輸出信號COUNT10:

7、OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); ——計(jì)數(shù)值END cdu10; ARCHITECTURE ART OF cdu10 ISSIGNAL SCOUNT10:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINCOUNT10 <= SCOUNT10; PROCESS(CLK,CLR,EN)BEGINIF (CLR='1')THENSCOUNT10 <= “000

8、0“;CN <= '0';ELSIF RISING_EDGE(CLK) THEN ——脈沖為上跳沿觸發(fā)IF(EN='1') THENIF SCOUNT10=“1001“THENCN <= '1'; SCOUNT10 <= “0000“;ELSECN <= '0'; SCOUNT10 <= SCOUNT10+'1

9、9;;END IF;END IF;END IF;END PROCESS;END ART; ②六進(jìn)制計(jì)數(shù)器的 ②六進(jìn)制計(jì)數(shù)器的 VHDL VHDL 源程序 源程序——cdu6.vhd cdu6.vhdLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cdu6 IS PORT(CLK:IN STD_LOGIC;CLR:IN S