hspice仿真課程設(shè)計(jì)

1、<p><b>　　摘 要</b></p><p>　　鏡像電流源是一種能夠提供穩(wěn)定電流的電源器件。主要用于有源負(fù)載，也可以利用其對(duì)電路中的工作點(diǎn)進(jìn)行偏置，以使電路中的各個(gè)晶體管有穩(wěn)定、正確的工作點(diǎn)。在理想狀態(tài)下其工作電流大小不會(huì)受到外接負(fù)載的阻抗大小的影響。也不會(huì)受到周圍環(huán)境溫度、壓力、濕度等條件影響。但實(shí)際電流源會(huì)受到一些因素影響而造成非理想。為了研究電流源特性，我們利用Hsp

2、ice對(duì)威爾森電流鏡進(jìn)行仿真討論其特性，并仿真改進(jìn)型電路得出結(jié)論。</p><p>　　Tanner集成電路設(shè)計(jì)軟件是由Tanner Research公司開發(fā)的基于Windows平臺(tái)的用于集成電路設(shè)計(jì)的工具軟件。根據(jù)異或門電路的設(shè)計(jì)及指標(biāo)要求，設(shè)計(jì)電路結(jié)構(gòu)及整體原理圖，然后利用Tspice對(duì)其進(jìn)行功能仿真，最后完成版圖設(shè)計(jì)。本部分將完成設(shè)計(jì)規(guī)范文檔、原理圖輸入、功能仿真任務(wù)、單元版圖、整體版圖、物理驗(yàn)證等。<

3、;/p><p>　　關(guān)鍵詞：Hspice；Tanner；</p><p><b>　　引言</b></p><p>　　我們處在信息時(shí)代，我們生活時(shí)時(shí)刻刻都離不開集成芯片，微電子器件與集成電路被廣泛地應(yīng)用于各行各業(yè)，而今產(chǎn)業(yè)發(fā)展的基礎(chǔ)性支撐依靠的是設(shè)計(jì)和制造，從某種方面也決定了一個(gè)國家的現(xiàn)代化發(fā)展水平。</p><p>　　

4、SPICE（Simulation Program with Integrated Circuit Emphasis）是由美國加州大學(xué)推出的電路分析仿真軟件，是20世紀(jì)80年代全球應(yīng)用最廣的電路設(shè)計(jì)軟件，并于1998年被定為美國國家標(biāo)準(zhǔn)。1984年，美國MicroSim公司推出了基于SPICE的微機(jī)版PSPICE（Personal-SPICE）?，F(xiàn)在用得較多的是PSPICE6.2，工作于Windows環(huán)境。可以說在同類產(chǎn)品中，它是功能最為

5、強(qiáng)大的模擬和數(shù)字電路混合仿真EDA軟件，在國內(nèi)普遍使用。整個(gè)軟件由原理圖編輯、電路仿真、激勵(lì)編輯、元器件庫編輯、波形圖等幾個(gè)部分組成，使用時(shí)是一個(gè)整體，但各部分有不同的窗口。無論對(duì)哪種器件哪些電路進(jìn)行仿真，包括IGBT、脈寬調(diào)制電路、模/數(shù)轉(zhuǎn)換、數(shù)/模轉(zhuǎn)換等，都可以得到精確的仿真結(jié)果。</p><p>　　Tanner集成電路設(shè)計(jì)軟件是由Tanner Research公司開發(fā)的基于Windows平臺(tái)的用于集成電路

6、設(shè)計(jì)的工具軟件。該軟件包括S-Edit、T-Spice、W-Edit、L-edit與LVS，功能十分強(qiáng)大，易學(xué)易用，實(shí)現(xiàn)電路分析、分析模擬到電路布局等。</p><p>　　第一部分 HSPICE仿真</p><p><b>　　1 威爾森電流鏡</b></p><p><b>　　1.1設(shè)計(jì)原理</b></p>

7、;<p>　　在MOS模擬集成電路中，MOS電流源電路用做有源負(fù)載和偏置電路，給電路中各個(gè)MOS管以穩(wěn)定正確工作點(diǎn)；同時(shí)還可作為雙端變單端轉(zhuǎn)換電路。MOS電流源電路是MOS集成運(yùn)放和其他模擬集成電路不可缺少的基本單元電路。</p><p>　　我們利用共源共柵來設(shè)計(jì)鏡像電流源，威爾遜電流源電路利用電流負(fù)反饋原理來進(jìn)一步提高鏡像輸出電流的溫度穩(wěn)定性和增大動(dòng)態(tài)輸出電阻 。</p><

8、p><b>　　1.2 電路圖</b></p><p>　　本實(shí)驗(yàn)的電路原理圖如圖1.1所示：</p><p>　　圖1.1 威爾森電流鏡原理圖</p><p><b>　　1.3 程序代碼</b></p><p>　　本實(shí)驗(yàn)的SPICE代碼如下： </p><p>

9、　　*WILSON CURRENT MIRRORS</p><p>　　.OPTIONS LIST POST=2</p><p><b>　　*</b></p><p>　　M1 2 1 0 0 MN W=20u L=2u</p><p>　　M2 1 1 0 0 MN W=20u L=2u</p><

10、;p>　　M3 4 2 1 0 MN W=20u L=2u</p><p><b>　　*</b></p><p>　　.MODEL MN NMOS(LEVEL=1 KP=40u GMMMA=0.5</p><p>　　+ PHI=0.6 VTO=1 LAMBDA=0.02)</p><p><b>　　

11、*</b></p><p><b>　　IDC 3 2 0</b></p><p><b>　　*</b></p><p>　　VDD1 3 0 5</p><p><b>　　VDD 4 0 0</b></p><p><b>　

12、　*</b></p><p>　　.DC VDD 0 10 0.1 IDC 1m 2m 1m</p><p>　　.PINT DC I(MI) I(M3)</p><p><b>　　*</b></p><p><b>　　.END</b></p><p>　

13、　將程序載入hspui如圖1.2所示，然后進(jìn)行仿真。</p><p>　　圖1.2 程序代碼載入</p><p><b>　　1.4 仿真結(jié)果</b></p><p>　　節(jié)點(diǎn)1、2、4仿真電壓值如圖1.3、圖1.4、圖1.5所示。</p><p>　　圖1.3 節(jié)點(diǎn)1電壓仿真結(jié)果</p><p&g

14、t;　　圖1.4 節(jié)點(diǎn)2電壓仿真結(jié)果</p><p>　　圖1.5 節(jié)點(diǎn)4電壓仿真結(jié)果</p><p>　　當(dāng)Idc為1mA和2mA時(shí)I（M1）和I（M2）的仿真結(jié)果為圖1.6所示。</p><p>　　圖1.6 I（M1）與I（M2）仿真結(jié)果</p><p>　　由上圖和.LIS輸出成可得到表1.1所示。</p><p

15、>　　表1.1 文件.LIS輸出程數(shù)據(jù)表</p><p>　　由上圖和表我們可以求出直流電阻與動(dòng)態(tài)電阻。</p><p>　　當(dāng)Idc=1.0000mA時(shí) 直流電阻為 VDD/Id(M4)=6.0V/935.2430uA=6.42k res</p><p>　　動(dòng)態(tài)電阻為△VDD/△Id(M3)=(6.0-5.8)V/(935.2430-935.1786)u

16、A=3.11M res</p><p>　　當(dāng)Idc=2.0000mA時(shí) 直流電阻為 VDD/Id(M4)=6.0V/1.8355uA=3.27k res</p><p>　　動(dòng)態(tài)電阻為△VDD/△Id(M3)=(6.0-5.8)V/(1.8355-1.8316)mA=51.28M res</p><p>　　由圖1.6可以看出當(dāng)電壓源電壓大于5V時(shí)逐漸實(shí)現(xiàn)電流鏡狀

17、態(tài)。</p><p>　　2 修整型威爾森電流鏡</p><p><b>　　2.1 設(shè)計(jì)原理</b></p><p>　　由于威爾森電流鏡的缺點(diǎn)VDS1 = VDS2 + VGS3 > VDS2則Q1有較強(qiáng)的通道長度調(diào)變效應(yīng)，故Io/Idc比值將不同于Q1與Q2之外型比值，讓設(shè)計(jì)的Io值發(fā)生誤差。修正型威爾森電流鏡的改善方法為在Q1

18、上串接一晶體管Q4，如此VDS之間的關(guān)系是VDS1 + VGS4=VDS2+VGS3，以減緩?fù)ǖ篱L度調(diào)變效應(yīng)的干擾，并提升Ro值。由于有兩層MOSFET串疊，使得負(fù)載的電壓變動(dòng)范圍較小，為其缺點(diǎn)。</p><p><b>　　2.2 電路圖</b></p><p>　　本實(shí)驗(yàn)的電路原理圖如圖2.1所示：</p><p>　　圖2.1 修整型威

19、爾森電流鏡</p><p><b>　　2.3 程序代碼</b></p><p>　　本實(shí)驗(yàn)的SPICE代碼如下</p><p>　　*WILSON CURRENT MIRRORS -1</p><p><b>　　*</b></p><p>　　.OPTIONS LIST

20、 POST=2</p><p><b>　　*</b></p><p>　　M1 1 2 0 0 MN W=20u L=2u</p><p>　　M2 2 2 0 0 MN W=20u L=2u</p><p>　　M3 4 3 2 2 MN W=20u L=2u</p><p>　　M4 3 3

21、 1 1 MN W=20u L=2u</p><p><b>　　*</b></p><p>　　.MODEL MN NMOS(LEVEL=1 KP=40u GMMMA=0.5</p><p>　　+ PHI=0.6 VTO=1 LAMBDA=0.02)</p><p><b>　　*</b><

22、;/p><p>　　IDC 5 3 1m</p><p><b>　　*</b></p><p>　　VDD1 5 0 5V</p><p>　　VDD 4 0 2V</p><p><b>　　*</b></p><p>　　.DC VDD 2 5 0

23、.1 IDC 1m 2m 1m</p><p>　　.PINT DC I(M3) I(M4)</p><p><b>　　*</b></p><p><b>　　.END</b></p><p>　　將程序載入hspui如圖2.2所示，然后進(jìn)行仿真。</p><p>　　圖2

24、.2 程序代碼載入</p><p><b>　　2.4 仿真結(jié)果</b></p><p>　　節(jié)點(diǎn)1、2、3、4仿真電壓值如圖2.3、圖2.4、圖2.5、圖2.6所示。</p><p>　　圖2.3 節(jié)點(diǎn)1電壓仿真結(jié)果</p><p>　　圖2.4 節(jié)點(diǎn)2電壓仿真結(jié)果</p><p>　　圖2.

25、5 節(jié)點(diǎn)3電壓仿真結(jié)果</p><p>　　圖2.6 節(jié)點(diǎn)4電壓仿真結(jié)果</p><p>　　當(dāng)Idc為1mA和2mA時(shí)I（M3）和I（M4）的仿真結(jié)果為圖2.7所示 。</p><p>　　圖2.7 I（M3）與I（M4）仿真結(jié)果</p><p>　　由上圖和.LIS輸出成可得到表2.1所示。</p><p>　　

26、表2.1 文件.LIS輸出程數(shù)據(jù)表</p><p>　　由上圖和表我們可以求出直流電阻與動(dòng)態(tài)電阻。</p><p>　　當(dāng)Idc=1.0000mA時(shí) 直流電阻為 VDD/Id(M4)=6.0V/935.2430uA=6.42k res</p><p>　　動(dòng)態(tài)電阻為△VDD/△Id(M3)=(6.0-5.8)V/(935.2430-935.1786)uA=3.11

27、M res</p><p>　　當(dāng)Idc=2.0000mA時(shí) 直流電阻為 VDD/Id(M4)=6.0V/1.8355uA=3.27k res</p><p>　　動(dòng)態(tài)電阻為△VDD/△Id(M3)=(6.0-5.8)V/(1.8355-1.8316)mA=51.28M res</p><p>　　由圖1.6可以看出當(dāng)電壓源電壓大于5V時(shí)逐漸實(shí)現(xiàn)電流鏡狀態(tài)。我們比較

28、圖1.6與圖2.7可發(fā)現(xiàn)改善后的威爾森電流鏡的其鏡像電流值更加逼近理想狀態(tài)，減少了誤差。比較表2.1與表1.1發(fā)現(xiàn)其內(nèi)容分析值說明其穩(wěn)定特性相同，改善后沒有影響其電阻特性。</p><p><b>　　第二部分 版圖設(shè)計(jì)</b></p><p>　　3 由門電路構(gòu)成的兩輸入異或門版圖設(shè)計(jì)</p><p>　　3.1 原理圖輸入</p&g

29、t;<p>　　根據(jù)題目要求可以采用兩個(gè)反相器和兩個(gè)與門一個(gè)或門構(gòu)成異或門電路，且采用CMOS工藝。S-Edit是電路圖編輯環(huán)境，在該環(huán)境下的電路圖文件類型為.sdb,在sedit\library目錄下有四個(gè)庫文件，分別是scmos.sdb,page.sdb,spice.sdb,element.sdb,在編輯電路圖時(shí)，需將其加載在組件庫當(dāng)中，此外sedit還可以完成spice文件（.sp文件）的自動(dòng)生成，以便在T-Spic

30、e環(huán)境下編輯仿真。S-Edit是以modules為設(shè)計(jì)單位，一個(gè)文件可以包含多個(gè)modules。</p><p>　　(1)打開S-Edit程序：執(zhí)行..\Tanner\sedit\目錄下的sedit.exe文件。</p><p>　　(2)另存新文件：選擇file→save as命令，打開“另存為”對(duì)話框，輸入新文件名。</p><p>　　(3)編輯模塊：

31、.sdb文件包含多個(gè)模塊，每個(gè)模塊表示一種基本組件或電路，每次新建一個(gè)文件，會(huì)自動(dòng)打開一個(gè)模塊module0。</p><p>　　(4)加載組件庫：要引用sedit中的四個(gè)組件庫，需選擇module→symbol browser命令，打開sumbol browser對(duì)話框，加入library列表中。</p><p>　　(5)引用模塊：編輯同或門，需引用四個(gè)組件：nmos，pmos，v

32、dd，gnd。</p><p>　　(6)編輯反相器：按住Alt 鍵拖動(dòng)鼠標(biāo),可移動(dòng)各對(duì)象。注意,MOSFET _N 與 MOSFET _P 選項(xiàng)分別有 4 個(gè)節(jié)點(diǎn) , Vdd 與 Gnd 選項(xiàng)分別有一個(gè)節(jié)點(diǎn)。注意，在兩對(duì)象相連接處,各節(jié)點(diǎn)上小圓圈消失即代表連接成功。</p><p>　　(7)加入聯(lián)機(jī) : 將 10對(duì)象排列好后再利用左邊的聯(lián)機(jī)按鈕, 完成各端點(diǎn)的信號(hào)連接 , 注意控制鼠標(biāo)

33、左鍵可將聯(lián)機(jī)轉(zhuǎn)向 , 按鼠標(biāo)右鍵可終止聯(lián)機(jī)。</p><p>　　(8)加入輸入/輸出端口:選擇輸入端口按鈕 , 再到工作區(qū)用鼠標(biāo)左鍵選擇要連接的端點(diǎn) , 打開 Edit Selected Port 對(duì)話框 , 在 Name 文本框輸入 "X", 單擊 OK 按鈕,再次選擇輸入端口命名為“Y”。再選擇輸出端口按鈕 , 到工作區(qū)用鼠標(biāo)左鍵選擇要連的端點(diǎn) , 在打開的對(duì)話框的 Name 文本框中

34、輸入 "F", 單擊 OK 按鈕。</p><p>　　(9)更改模塊名稱 : 要將原來的模塊名稱 Module0 換成符合實(shí)際電路特性的名稱 , 要選擇 Module → Rename 命令 , 打開 Module Rename 對(duì)話框，在其中的 New module's name 文本框中輸入" XOR" , 之后單擊 OK 按鈕,即可完成異或門模塊的 S-Ed

35、it 設(shè)計(jì)。</p><p>　　圖3.1 由門電路構(gòu)成的兩輸入異或門邏輯門結(jié)構(gòu)</p><p>　　由邏輯框圖我們得到原理圖如圖3.2所示。</p><p>　　圖3.2 由門電路構(gòu)成的兩輸入異或門電路圖</p><p><b>　　3.2 電路仿真</b></p><p>　　T-Spice

36、是電路模擬與分析工具，在該環(huán)境下打開網(wǎng)表文件.sp,輸入spice命令，完成仿真。仿真結(jié)果在wedit中打開。</p><p>　　(1)加入工作電源：將前面編輯的XOR原理圖打開，加入組件source_v_dc，在其正相端和負(fù)相端分別接vdd和gnd。</p><p>　　(2)加入輸入信號(hào)：選擇module→symbol browser命令，打開symbol browser，加載脈沖電

37、壓源source_v_pulse，結(jié)果如圖3.3所示。</p><p>　　圖3.3 由門電路構(gòu)成的兩輸入異或門仿真電路圖</p><p>　?。?）輸出spice文件：選擇菜單File→Export,設(shè)置輸出文件路徑及文件名點(diǎn)擊OK輸出.sp文件，如圖3.4所示。</p><p>　　圖3.4 輸出spice文件</p><p>　　(4)

38、打開Tspice，打開XOR_tst文件，在其中加入以下Tspice命令：</p><p>　　.include "F:\tanner\TSpice70\models\ml2_125.md"</p><p>　　.tran 2n 600n</p><p>　　.print tran v(in1) v(Gnd) v(out)</p>

39、;<p>　　保存文件，點(diǎn)擊Simulate按鈕進(jìn)行仿真。</p><p>　　（5）在wedit中編輯察看tspice仿真結(jié)果，其結(jié)果如圖3.5所示。</p><p>　　圖3.5 輸入輸出結(jié)果波形圖</p><p>　　從圖中可以看出，當(dāng)in1=1，Gnd=0時(shí)，Y=1；當(dāng)in1=0，Gnd=0時(shí)，Y=0，符合異或門邏輯關(guān)系，達(dá)到了預(yù)期電路結(jié)果。&

40、lt;/p><p><b>　　3.3 版圖設(shè)計(jì)</b></p><p>　　要實(shí)現(xiàn)由門電路構(gòu)成的異或門版圖，我們首先要制作單元門電路版圖，最后再總體調(diào)用門電路版圖形成整體版圖。L-Edit是一個(gè)布局圖的編輯環(huán)境,在該環(huán)境下可以編輯版圖，對(duì)版圖DRC，輸出LVS所需的.spc文件，詳細(xì)的過程如下： </p><p>　　(1) 打開 L-Edit

41、程序: 執(zhí)行在 ..＼ Tanner\LEdit 目錄下的 ledit.exe 文件。</p><p>　　(2) 新建版圖文件，并保存文件名為NO.tdb。</p><p>　　(3) 根據(jù)電路的整體布局，構(gòu)建出PMOS和NMOS,再將PMOS各個(gè)襯底接到Vdd上，NMOS各個(gè)襯底接到Gnd上，注意此層通過場氧與金屬層1相連得加contax。</p><p>　　

42、(4) 根據(jù)原理圖的連線，將各個(gè)節(jié)點(diǎn)連到相應(yīng)的節(jié)點(diǎn)上，注意各層之間的連接關(guān)系，</p><p>　　并注意對(duì)contax及via的工藝要求。</p><p>　　(5) 添加輸入輸出端口，最后我們完成非門版圖制作如圖3.6所示。</p><p><b>　　圖3.6 非門版圖</b></p><p>　?。?）設(shè)計(jì)規(guī)則檢

43、查：對(duì)于一個(gè)組件內(nèi)的布局圖,用 L-Edit 的 DRC功能 , 可檢查 出此布局圖是否符合設(shè)計(jì)規(guī)則選取對(duì)象 Tools → DRC 命令 ,DRC結(jié)果如圖3.7所示。</p><p>　　圖3.7 DRC檢查無誤</p><p>　?。?）按照上述步驟分別制作與門和或門的版圖，如圖3.8、圖3.9所示。</p><p><b>　　圖3.8 與門版圖&l

44、t;/b></p><p><b>　　圖3.9 或門版圖</b></p><p>　?。?）根據(jù)原理圖，將單元版圖調(diào)用后經(jīng)過連接生成整體版圖，如圖4.0所示。</p><p>　　圖3.10 異或門版圖</p><p>　?。?）整體版圖設(shè)計(jì)規(guī)則檢查：依然用 L-Edit 的 DRC功能 , 可檢查 出此布局圖是

45、否符合設(shè)計(jì)規(guī)則選取對(duì)象 Tools → DRC 命令 ,DRC結(jié)果如圖3.11所示。</p><p>　　圖3.11 DRC檢測無誤</p><p>　　(10) 轉(zhuǎn)化 ：L-Edit 也有轉(zhuǎn)化的功能 , 能夠?qū)⒉季謭D轉(zhuǎn)化成描述組件與節(jié)點(diǎn)狀 況的 netlist 文字文件。, 選擇 Tools → Extract 命令 , 設(shè)定轉(zhuǎn)化文件為 XOR.spc, 可利用任何文字編輯器打開轉(zhuǎn)化出的

46、文件。此轉(zhuǎn)化出的文字文件可在 T-Spice 模擬時(shí)使用或是用于 LVS 對(duì)比。</p><p><b>　　3.4 LVS</b></p><p>　　LVS 是一個(gè)用來比較布局圖與電路圖所描述的電路是否相同的工具 , 亦即比較 S-Edit 繪制的電路圖與 L-Edit 繪制的布局圖是否一致。要進(jìn)行 LVS 對(duì)比需要兩個(gè)文件 , 一個(gè)是從 L-Edit 布局圖轉(zhuǎn)

47、化出的結(jié)果 (* .spc 文件 ), 另一個(gè)是從 S-Edit 繪制的電路圖輸出的文件( .sp) 。</p><p>　　(1) 打開 LVS 程序:執(zhí)行在.. Tanner \LEdit90目錄下的 lvs.exe 文件。</p><p>　　(2) 打開文件：先打開要進(jìn)行對(duì)比的 XOR.spc 文件與XOR.sp 文件 , 其中 , XOR.spc 文件是從 XOR.tdb 文件中

48、 Lights 組件轉(zhuǎn)化出的結(jié)果 , 而 XOR.sp 文件是從 XOR.sdb輸出成 SPICE 文件的結(jié)果。將兩個(gè)文件中的 .include 設(shè)定修改成 .include c:\Tanner ＼ TSpice70 ＼ models ＼ m12 125.md, 并保存。</p><p>　　(3) 打開 LVS 新文件：在 LVS 環(huán)境下的菜單中選擇 File → New 命令 , 出現(xiàn) “打開”對(duì)話框 , 在

49、“打開”列表框中選取第一項(xiàng) LVS Setup, 單擊“確定”按鈕。</p><p>　　(4) 文件設(shè)定 : 在 Setup 1 窗口中有很多項(xiàng)目需要設(shè)定 , 包括要對(duì)比的文件名、對(duì)比結(jié)果的報(bào)告文件、要對(duì)比的項(xiàng)目等。在 File 列表框來進(jìn)行文件的設(shè)定 .在 Input Files 選項(xiàng)組的 Layout netlist 文本框中輸入從 L-Edit 轉(zhuǎn)化出的 XOR.spc 文件的路徑。在Schematic

50、netlist 文本框中輸入從 S-Edit 輸出的 XOR.sp 文件的路徑。在out Files選項(xiàng)組的 Output file 文本框中輸入對(duì)比結(jié)果的報(bào)告文件名 "XOR. out " , 在 Node and element list 后的文本框中填入節(jié)點(diǎn)與組件對(duì)比結(jié)果的報(bào)告文件的路徑 , 并選中 Overwrite existing output files 復(fù)選框 , 如圖所示。</p>&

51、lt;p>　　圖3.12 LVS文件設(shè)定</p><p>　　(5)存儲(chǔ)文件 : 設(shè)定完成后 , 要存儲(chǔ) LVS 的設(shè)定。選擇 File → Save命令 ，</p><p>　　存儲(chǔ)為 XOR.vdb。</p><p>　　(6)執(zhí)行對(duì)比：選擇verification→run命令進(jìn)行對(duì)比，結(jié)果如圖所示。</p><p>　　圖3.13

52、 LVS結(jié)果</p><p><b>　　總結(jié)</b></p><p>　　這次專業(yè)方向課程設(shè)計(jì)中，在整整十五天里，我不僅可以鞏固以前所學(xué)過的知識(shí)，而且學(xué)到了很多書本上沒有的知識(shí)。通過這次設(shè)計(jì)，我進(jìn)一步加深了對(duì)軟件工具的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)檢驗(yàn)成功時(shí)，心里特別的開心。但是在進(jìn)行原理圖仿真時(shí)，遇到了不少問題，特別是各元件之間的連接，總是有錯(cuò)誤

53、，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，仿真終于成功了。</p><p>　　在課程設(shè)計(jì)中，我深切體會(huì)到，只有實(shí)踐才是理論運(yùn)用的最好檢驗(yàn)。本次設(shè)計(jì)是對(duì)我三年半所學(xué)知識(shí)的一次綜合性檢測和考驗(yàn)，無論是動(dòng)手能力還是理論知識(shí)的運(yùn)用能力都得到了提高，同時(shí)加深了對(duì)微電子技術(shù)的應(yīng)用，大大提高了查閱資料的能力和效率，使我有充足的時(shí)間投入到設(shè)計(jì)當(dāng)中。同時(shí)在設(shè)計(jì)的過程中也發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠

54、深刻，掌握得不夠牢固。</p><p>　　在設(shè)計(jì)過程中感謝老師對(duì)我的指導(dǎo)，讓我對(duì)電路圖的仿真工具和版圖設(shè)計(jì)工具有了深刻的了解，從而對(duì)電子行業(yè)產(chǎn)生了濃厚的樂趣，也使我的動(dòng)手能力，思考能力和分析能力有了很大的提高。兩位老師淵博的專業(yè)知識(shí)，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，精益求精的工作作風(fēng)，誨人不倦的高尚師德，嚴(yán)以律己、寬以待人的崇高風(fēng)范，樸實(shí)無華、平易近人的人格魅力對(duì)我影響深遠(yuǎn)。感謝有這么好的老師對(duì)我的指導(dǎo)，熱心的給我解答問題，并

55、提供材料，所以我今天的學(xué)習(xí)成果，老師們有很大的功勞。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 鐘文耀.CMOS電路模擬與設(shè)計(jì) .科學(xué)出版社，2007.7</p><p>　　[2] 李冰 .集成電路CAD與實(shí)踐 .電子工業(yè)出版社, 2010.1 </p><p>