洗衣機(jī)控制器數(shù)字邏輯課程設(shè)計(jì)報(bào)告

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洗衣機(jī)控制器數(shù)字邏輯課程設(shè)計(jì)報(bào)告_第1頁(yè)

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文檔簡(jiǎn)介

1、　　數(shù)字邏輯課程設(shè)計(jì)報(bào)告　　題目洗衣機(jī)控制器 　　姓名 　　學(xué) 號(hào) 　　班號(hào)

2、 　　指導(dǎo)老師 　　成績(jī) 　　2014年6月　　目

3、錄　　1. 課程設(shè)計(jì)目的　　2. 開(kāi)發(fā)工具選擇　　3. 設(shè)計(jì)方案 　　4．模塊描述　　5. VHDL實(shí)現(xiàn)<

4、;b>　　6. 調(diào)試仿真　　7. 課程設(shè)計(jì)回顧總結(jié) 　　參考文獻(xiàn) 　　附錄 　　1課程設(shè)計(jì)目的

5、　　設(shè)計(jì)一個(gè)洗衣機(jī)控制器，控制洗衣機(jī)的電機(jī)按照下圖要求運(yùn)轉(zhuǎn)。　　用兩位數(shù)碼管預(yù)置洗滌時(shí)間(分鐘數(shù))，洗滌過(guò)程在送入預(yù)置時(shí)間后開(kāi)始運(yùn)轉(zhuǎn)，洗滌中按倒計(jì)時(shí)方式對(duì)洗滌過(guò)程作計(jì)時(shí)顯示，用LED表示電動(dòng)機(jī)的正、反轉(zhuǎn)，如果定時(shí)時(shí)間到，則停機(jī)并發(fā)出音響信號(hào)。 　　2開(kāi)發(fā)工具選擇<p&

6、gt;　　硬件描述語(yǔ)言　　洗衣機(jī)控制器的設(shè)計(jì)采用了功能強(qiáng)大的VHDL語(yǔ)言，它具有很強(qiáng)的行為能力描述，設(shè)計(jì)方法靈活，可以支持庫(kù)和模塊設(shè)計(jì)方法。 　　QuartusII軟件開(kāi)發(fā)工具 　　本設(shè)計(jì)采用的軟件開(kāi)發(fā)工具是美國(guó)的Altera公司的QuartusII，它支持多種設(shè)

7、計(jì)輸入方法，包括原理圖輸入、文本輸入。 　　EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng) 　　本設(shè)計(jì)采用的EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，主要用于提供可編程邏輯器件的下載電路及EDA實(shí)驗(yàn)開(kāi)發(fā)的外圍資源，供硬件驗(yàn)證用。　　3設(shè)計(jì)方案　　總體思

8、路：　　洗衣機(jī)啟動(dòng)后，將依次經(jīng)過(guò)正轉(zhuǎn)15s、暫停5秒、反轉(zhuǎn)15秒、暫停5秒四個(gè)步驟（狀態(tài)）。在實(shí)例中，假設(shè)定時(shí)時(shí)間為40秒，故經(jīng)過(guò)這四個(gè)狀態(tài)后時(shí)間到，停止。　　具體實(shí)現(xiàn)：　　此設(shè)計(jì)問(wèn)題可分為洗滌預(yù)置時(shí)間編碼寄存電路模塊、十進(jìn)制減法計(jì)數(shù)器模塊、時(shí)序電路模塊、

9、譯碼驅(qū)動(dòng)模塊四大部分。 　　設(shè)置預(yù)置信號(hào)LD，LD有效后，可以對(duì)洗滌時(shí)間計(jì)數(shù)器進(jìn)行預(yù)置數(shù)，用數(shù)據(jù)開(kāi)關(guān)K1-K10分別代表數(shù)字1，2，…，9，0，用編碼器對(duì)數(shù)據(jù)開(kāi)關(guān)K1-K10的電平信號(hào)進(jìn)行編碼，編碼器真值表如下表所示，編碼后的數(shù)據(jù)寄存。 　　設(shè)置洗滌開(kāi)始信號(hào)start，start有效，則洗滌時(shí)間計(jì)數(shù)器進(jìn)行倒計(jì)數(shù)，并用數(shù)碼管顯示,同時(shí)啟動(dòng)時(shí)序電路工作。 &

10、lt;/p>　　時(shí)序電路中含有15s定時(shí)信號(hào)，5s定時(shí)信號(hào)，設(shè)為A、B，A、B為“0”表示定時(shí)時(shí)間未到，為“1”表示定時(shí)時(shí)間到。 　　設(shè)置電動(dòng)機(jī)正轉(zhuǎn)信號(hào)run、反轉(zhuǎn)信號(hào)rev、暫停信號(hào)Pause，由時(shí)序電路的輸出Q2Q1經(jīng)譯碼驅(qū)動(dòng)模塊，可使顯示信號(hào)正確反映電路的工作狀態(tài)。　　直到洗滌計(jì)時(shí)時(shí)間到，時(shí)序電路異步復(fù)位。</p&

11、gt;　　流程圖如下：　　4模塊描述　　模塊一：預(yù)設(shè)時(shí)間和編碼電路（yuzhitime）　　接受用戶通過(guò)按鈕預(yù)置的時(shí)間信息，編碼成八位之后轉(zhuǎn)給減法計(jì)數(shù)器。　　模塊二：減法計(jì)數(shù)

12、器電路（counter）　　接收編碼之后的預(yù)置時(shí)間信息，向電機(jī)運(yùn)轉(zhuǎn)控制電路傳遞運(yùn)行信號(hào)，并將預(yù)置時(shí)間信息和剩余時(shí)間信息發(fā)給數(shù)碼管顯示電路進(jìn)行實(shí)時(shí)顯示。　　模塊三：數(shù)碼管顯示電路（showtime）　　接收減法計(jì)數(shù)器電路傳來(lái)的時(shí)間信息，進(jìn)行實(shí)時(shí)譯碼顯示　　模塊四：電機(jī)運(yùn)轉(zhuǎn)時(shí)

13、序控制電路（shixu）　　接收運(yùn)行起止信號(hào)，安排電機(jī)運(yùn)行狀態(tài)并編碼輸出。　　模塊五：譯碼器（move）　　接收電機(jī)運(yùn)行狀態(tài)信號(hào)，譯碼后實(shí)時(shí)控制電機(jī)的正傳、反轉(zhuǎn)和暫停。　　5 VHDL實(shí)現(xiàn)

14、模塊一：預(yù)設(shè)時(shí)間和編碼電路（yuzhitime）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity yuzhitime is

15、　　port(load,clk:in std_logic;　　time_input:in std_logic_vector(3 downto 0);　　time_set:out std_logic_vector(7 downto 0));　　end yuzhitime;&

16、lt;p>　　architecture yuzhitime of yuzhitime is　　signal p1:std_logic_vector(7 downto 0);　　begin　　process(time_input)is begin&

17、lt;p>　　case time_input is　　when "0000"=>p1<="00000000";　　when "0001"=>p1<="00000001";　　when "0010

18、"=>p1<="00000010";　　when "0011"=>p1<="00000011";　　when "0100"=>p1<="00000100";　　when

19、 "0101"=>p1<="00000101";　　when "0110"=>p1<="00000110";　　when "0111"=>p1<="00000111";<

20、p>　　when "1000"=>p1<="00001000";　　when "1001"=>p1<="00001001";　　when "1010"=>p1<="00001010";</

21、p>　　when others=>p1<="00000000";　　end case;　　end process;　　time_set<=p1;　　end yuzhit

22、ime;　　其中，time_input為通過(guò)開(kāi)發(fā)板上按鈕輸入的信號(hào)，load為輸入確認(rèn)信號(hào)。本模塊將輸入的四位時(shí)間信息編碼輸出到減法計(jì)數(shù)器電路。　　模塊二：減法計(jì)數(shù)器電路（counter）　　library ieee;　　use ieee.std_logic_1164.a

23、ll;　　use ieee.std_logic_unsigned.all;　　entity counter is　　port　　(　　clk,start:

24、in std_logic;　　time_set:in std_logic_vector(7 downto 0);　　time_remain:buffer std_logic_vector(7 downto 0); 　　time_over:buffer std_logic&

25、lt;b>　　);　　end counter;　　architecture counter of counter is　　begin 　　process(clk)

26、variable time_second:integer range 0 to 59:=59;　　begin　　if(clk'event and clk='1') 　　then <p&

27、gt;　　if(start='0')　　then　　if(time_remain(7 downto 0)=0)　　then　　time_remain<=time_set;&l

28、t;/p>　　else 　　time_remain(7 downto 4)<=time_remain(3 downto 0);　　time_remain(3 downto 0)<=time_set(3 downto 0);<b&g

29、t;　　end if;　　time_second:=59;　　time_over<='1';　　else 　　if(time_over='1')<

30、p>　　then 　　if(time_second=0 and time_remain(7 downto 0)=0)　　then 　　time_over<='0';&l

31、t;b>　　else 　　if(time_second=0)　　then 　　if (time_remain(3 downto 0)=0)　　then

32、　　time_remain(7 downto 4)<=time_remain(7 downto 4)-1;　　time_remain(3 downto 0)<="1001";　　time_second:=59; 　　else</b&g

33、t;　　time_remain(7 downto 4)<=time_remain(7 downto 4);　　time_remain(3 downto 0)<=time_remain(3 downto 0)-1;　　time_second:=59; <b

34、>　　end if;　　else　　time_second:=time_second-1;　　end if; 　　end if;&l

35、t;/p>　　end if;　　end if; 　　end if;　　end process;　　end counter;&

36、lt;p>　　本模塊中clk為系統(tǒng)時(shí)序脈沖信號(hào)，start為系統(tǒng)開(kāi)始運(yùn)行的信號(hào)，time_set為從預(yù)置時(shí)間模塊接收到的時(shí)間編碼信號(hào)，time_remain為輸出到數(shù)碼管顯示電路的時(shí)間信號(hào)，time_is_up為系統(tǒng)運(yùn)行結(jié)束信號(hào)。　　在系統(tǒng)運(yùn)行的開(kāi)始時(shí)期，用戶第一次輸入的預(yù)置時(shí)間會(huì)被賦給個(gè)位，第二次輸入的時(shí)間會(huì)被賦給十位，可以進(jìn)行多次輸入，以前的會(huì)被覆蓋。<p

37、>　　模塊三：數(shù)碼管顯示電路（showtime）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity showtime is

38、　　port　　(　　time_remain:in std_logic_vector(7 downto 0);　　clk:in std_logic;　　minute,seco

39、nd:out std_logic;　　a,b,c,d,e,f,g: out std_logic　　);　　end showtime;　　architecture showtime of showtime is&

40、lt;p>　　signal temp:std_logic_vector(6 downto 0);　　signal bcd:std_logic_vector(3 downto 0);　　signal choose:std_logic;　　begin

41、　　process(clk)　　begin　　if(clk'event and clk='1')　　then 　　choose<=not choo

42、se;　　if(choose='1')　　then 　　minute<='0';second<='1';　　bcd<=time_remain(7 downto 4);&

43、lt;/p>　　else 　　minute<='1';second<='0';　　bcd<=time_remain(3 downto 0);　　end if;&

44、lt;/p>　　end if;　　end process;　　process(bcd)　　begin　　case bcd is

45、　　when "0000"=>temp<="1111110" ;　　when "0001"=>temp<="0110000" ;　　when "0010"=>temp<="1101101&qu

46、ot; ;　　when "0011"=>temp<="1111001" ;　　when "0100"=>temp<="0110011" ;　　when "0101"=>

47、;temp<="1011011" ;　　when "0110"=>temp<="1011111" ;　　when "0111"=>temp<="1110000" ;　　wh

48、en "1000"=>temp<="1111111" ;　　when "1001"=>temp<="1111011" ;　　when others=>temp<="1111011" ;

49、;　　end case;　　a<=temp(6);b<=temp(5);c<=temp(4);d<=temp(3);e<=temp(2);f<=temp(1);g<=temp(0);　　end process;

50、　end showtime;　　接收減法計(jì)數(shù)器電路傳來(lái)的時(shí)間信息，進(jìn)行實(shí)時(shí)譯碼顯示，由于我們的實(shí)際是可以進(jìn)行兩位的時(shí)間顯示的，所以開(kāi)始的時(shí)候是用的兩個(gè)數(shù)碼管，后來(lái)見(jiàn)到硬件芯片上是只有一個(gè)，又修改成了一個(gè)，但為了進(jìn)行兩位的顯示，我們就設(shè)計(jì)了兩個(gè)小燈，每個(gè)小燈分別代表十位和個(gè)位，當(dāng)某個(gè)小燈被點(diǎn)亮?xí)r代表當(dāng)前顯示的是對(duì)應(yīng)位的數(shù)值，每個(gè)一秒轉(zhuǎn)換一次，這樣就可以實(shí)現(xiàn)兩位的顯示了。&l

51、t;p>　　模塊四：電機(jī)運(yùn)轉(zhuǎn)時(shí)序控制電路（shixu）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity shixu is

52、　　port　　(　　clk,start,time_over:in std_logic; 　　q1,q2:out std_logic　　);</b&g

53、t;　　end shixu;　　architecture shixu of shixu is　　begin 　　process(clk)　　variable state:std_logic;

54、 　　variable wash_time:integer :=0;　　variable wait_time:integer :=0;　　begin 　　if(clk'event and clk='1')<

55、;/p>　　then　　if(start='0')　　then　　wash_time:=0;　　wait_time:=0;<

56、;p>　　state:='0';　　q1<='0';q2<='0';　　else　　if(time_over='1')　　then&l

57、t;/b>　　if(wash_time=20)　　then　　if(wait_time=9)　　then　　wash_time:=0;</p&

58、gt;　　state:=not state;　　else 　　wait_time:=wait_time+1;　　end if;　　else

59、;　　wash_time:=wash_time+1;　　wait_time:=0;　　end if;　　end if;　　if(wash_time=20)

60、　　then 　　q1<='0';q2<='0';　　else 　　if(state='0')

61、　　then 　　q1<='1';q2<='0';　　else 　　q1<='0';q2<='1';<

62、b>　　end if;　　end if;　　end if;　　end if;　　end process;&l

63、t;p>　　end shixu;　　通過(guò)時(shí)鐘的輸入進(jìn)行計(jì)算當(dāng)前系統(tǒng)應(yīng)該處的狀態(tài)，并進(jìn)行編碼輸出電機(jī)的運(yùn)轉(zhuǎn)狀態(tài)。由于在顯示以及輸入的時(shí)候只有分鐘，故需要內(nèi)設(shè)一個(gè)秒的計(jì)時(shí)變量。　　模塊五：譯碼器（move）　　library ieee;　　use ieee.std_lo

64、gic_1164.all;　　entity move is　　port(　　q1,q2: in std_logic;　　REV,RUN,PAUSE: buffer std_logic<b

65、>　　);　　end move;　　architecture move of move is　　begin　　REV<=q2;RUN<=q1;PAUSE<

66、;=not(q1 OR q2);　　end move;　　分析輸入的電機(jī)轉(zhuǎn)動(dòng)編碼信號(hào)，即為思路中的Q1何Q2，安排電機(jī)運(yùn)行狀態(tài)并進(jìn)行輸出。　　主程序（wash）　　用來(lái)將各個(gè)模塊進(jìn)行組合，從而實(shí)現(xiàn)

67、一個(gè)可以運(yùn)行的系統(tǒng)。程序代碼如下所示：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use work.all;

68、entity wash is　　port　　(　　load:in std_logic;　　time_input:in std_logic_vector(3 downto 0);

69、　　clk:in std_logic;　　start:in std_logic;　　time_set:buffer std_logic_vector(7 downto 0);　　time_over:buffer std_logic;　　REV,RU

70、N,PAUSE: buffer std_logic;　　a,b,c,d,e,f,g: buffer std_logic;　　minute,second:buffer std_logic　　);　　end wash;&

71、lt;/b>　　architecture wash of wash is　　component yuzhitime 　　port　　(　　load:

72、in std_logic;　　time_input:in std_logic_vector(3 downto 0); 　　time_set:out std_logic_vector(7 downto 0)　　);　　end compo

73、nent;　　component counter　　port　　(　　clk,start:in std_logic;　　time_set:in std_l

74、ogic_vector(7 downto 0);　　time_remain:buffer std_logic_vector(7 downto 0); 　　time_over:buffer std_logic　　);　　end comp

75、onent;　　component showtime　　port　　(　　time_remain:in std_logic_vector(7 downto 0);<p

76、>　　clk:in std_logic;　　minute,second:out std_logic;　　a,b,c,d,e,f,g: out std_logic　　);　　end component;&l

77、t;p>　　component shixu　　port　　(　　clk,start,time_over:in std_logic; 　　q1,q2:out std_logic</p&g

78、t;　　);　　end component;　　component move　　port　　(

79、　　q1,q2: in std_logic;　　REV,RUN,PAUSE: buffer std_logic　　);　　end component;　　signal time_remain:std_logic_vector(7 do

80、wnto 0);　　signal q1,q2:std_logic;　　begin　　yuzhitime1:yuzhitime port map (load,time_input,time_set);　　counter1:counter

81、 port map (clk,start,time_set,time_remain,time_over);　　showtime1:showtime port map (time_remain,clk,minute,second,a,b,c,d,e,f,g);　　shixu1: shixu port map (clk,start,time_over,q1,

82、q2);　　move1:move port map (q1,q2,REV,RUN,PAUSE);　　end wash;　　6調(diào)試仿真　　1 yuzhitime <p&

83、gt;　　2 counter 　　3 showtime 　　4 shixu　　5 move　　7洗衣機(jī)控制器級(jí)聯(lián)圖及仿真　　8課程設(shè)計(jì)回

84、顧總結(jié)　　關(guān)于這個(gè)洗衣機(jī)控制器，就是用模塊化層次化的設(shè)計(jì)方法進(jìn)行系統(tǒng)層的設(shè)計(jì)，這樣分解下來(lái)，設(shè)計(jì)會(huì)更容易點(diǎn)，思路也比較簡(jiǎn)單。洗衣機(jī)控制器主要就只有三個(gè)狀態(tài)，要實(shí)現(xiàn)幾種狀態(tài)的多次循環(huán)的改變，其他的還有計(jì)時(shí)和數(shù)碼顯示的功能，所以電路可以設(shè)計(jì)為大致五大部分：yuzhitime，counter，shixu，move，和showtime。通過(guò)每個(gè)模塊的設(shè)計(jì)最后組裝即可完成系統(tǒng)級(jí)的設(shè)計(jì)。

85、在設(shè)計(jì)的時(shí)候，如果特別要注意各個(gè)模塊之間接口的設(shè)計(jì)，要是接口不對(duì)，模塊之間就沒(méi)法實(shí)現(xiàn)組裝。　　通過(guò)這次設(shè)計(jì)，對(duì)于VHDL的設(shè)計(jì)方法大致有了一些技巧性的了解，位以后的硬件設(shè)計(jì)打下了基礎(chǔ)，對(duì)FPGA的編程、定時(shí)器和計(jì)數(shù)器的設(shè)計(jì)都熟悉起來(lái)，加深了對(duì)時(shí)序組合電路的印象。　　通過(guò)在網(wǎng)上進(jìn)行各種資料的查詢，也發(fā)現(xiàn)了其實(shí)FPGA的設(shè)計(jì)具有較好的前景，其功能的強(qiáng)大和設(shè)計(jì)

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