基于vhdl語言的出租車計(jì)費(fèi)器設(shè)計(jì)

1、<p><b>　　1 引 言</b></p><p>　　最近幾年出租車行業(yè)發(fā)展迅速，在全國有幾千家出租車公司，因此出租車計(jì)費(fèi)器的市場是龐大的。隨著電子科學(xué)技術(shù)的不斷發(fā)展，特別是集成電路的迅猛發(fā)展，電子設(shè)計(jì)自動(dòng)化已經(jīng)成為主要的設(shè)計(jì)手段。隨著EDA技術(shù)的大力發(fā)展，F(xiàn)PGA等數(shù)字可編程器件的出現(xiàn)，數(shù)字出租車計(jì)費(fèi)器的設(shè)計(jì)也就變得更加簡單，而且性能更穩(wěn)定、能實(shí)現(xiàn)較復(fù)雜的功能，且運(yùn)用ED

2、A軟件可方便的在計(jì)算機(jī)上實(shí)現(xiàn)設(shè)計(jì)與仿真。本設(shè)計(jì)基于VHDL（FPGA）語言是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，未來必定會取代部分落伍的數(shù)字元元件。</p><p>　　1.1 課程設(shè)計(jì)目的</p><p>　　隨著電子技術(shù)的不斷發(fā)展與進(jìn)步，集成電路的設(shè)計(jì)方法也在不斷地更新。時(shí)至今日，傳統(tǒng)的手工設(shè)計(jì)過程已經(jīng)被先進(jìn)的電子設(shè)計(jì)自動(dòng)化（EDA）工具所代替。只有以硬件描述語言和邏輯綜合為基

3、礎(chǔ)的子項(xiàng)項(xiàng)下的電路設(shè)計(jì)方法才能滿足日趨復(fù)雜的集成電路系統(tǒng)設(shè)計(jì)需求，才能縮短設(shè)計(jì)周期以滿足設(shè)計(jì)對集成電路系統(tǒng)日益急迫的需求。在這種情形下，傳統(tǒng)的出租車計(jì)費(fèi)器設(shè)計(jì)方法已不能跟上現(xiàn)在的節(jié)奏，以往的出租車計(jì)費(fèi)器在功能上也遠(yuǎn)不能滿足現(xiàn)實(shí)的需求。以往的出租車計(jì)費(fèi)器的不穩(wěn)定性，功能稍等缺點(diǎn)是的大家開始尋求更新的，功能更強(qiáng)大，性能更穩(wěn)定，價(jià)錢更低廉的新型出租車計(jì)費(fèi)器。而大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)，VHDL硬件描述語言的出現(xiàn)，使得這一切成為可能。<

4、/p><p>　　本設(shè)計(jì)的研究目標(biāo)和意義也就是要使用價(jià)錢低廉、性能穩(wěn)定、價(jià)錢低廉、可擴(kuò)性強(qiáng)、適應(yīng)目前出租車市場需求的出租車計(jì)費(fèi)器，以解決目前出租車計(jì)費(fèi)器存在的一系列問題。</p><p><b>　　1.2課程設(shè)計(jì)要求</b></p><p>　　1. 能實(shí)現(xiàn)計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為：按行駛里程收費(fèi)，起步費(fèi)為10.00元，并在車行3公里后再按2元/公里

5、，當(dāng)計(jì)費(fèi)器計(jì)費(fèi)達(dá)到或超過一定收費(fèi)(如20元)時(shí)，每公里加收50%的車費(fèi)，車停止不計(jì)費(fèi)。</p><p>　　2. 實(shí)現(xiàn)預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi)、車行加費(fèi)里程。</p><p>　　3. 實(shí)現(xiàn)模擬功能：能模擬汽車啟動(dòng)、停止、暫停、車速等狀態(tài)。</p><p>　　4. 設(shè)計(jì)動(dòng)態(tài)掃描電路：將車費(fèi)顯示出來，有兩位小數(shù)。</p><p>　

6、　5. 用VHDL語言設(shè)計(jì)符合上述功能要求的出租車計(jì)費(fèi)器，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路。</p><p>　　6. 各計(jì)數(shù)器的計(jì)數(shù)狀態(tài)用功能仿真的方法驗(yàn)證，并通過有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。</p><p>　　7. 完成電路全部設(shè)計(jì)后，通過系統(tǒng)實(shí)驗(yàn)箱下載驗(yàn)證設(shè)計(jì)的正確性。</p><p><b>　　1.3 設(shè)計(jì)平臺</b></p&g

7、t;<p>　　MAX + plusⅡ是美國Altera 公司的一種EDA 軟件,用于開發(fā)CPLD 和FPGA 進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)。</p><p><b>　　2 應(yīng)用工具介紹</b></p><p>　　作為當(dāng)今最流行的計(jì)算機(jī)軟件系統(tǒng)，EDA技術(shù)是以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)

8、計(jì)。EDA可提供文本輸入以及圖形編輯的方法將設(shè)計(jì)者的意圖用程序或者圖形方式表達(dá)出來，而我們經(jīng)常用到的VHDL語言便是用于編寫源程序所需的最常見的硬件描述語言（HDL）之一。</p><p>　　2.1 EDA技術(shù)介紹</p><p>　　EDA是電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)的縮寫,在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(

9、CAM)、計(jì)算機(jī)輔助測試(CAT)和計(jì)算機(jī)輔助工程(CAE)的概念發(fā)展而來。EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)[1]。</p><p>　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、

10、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。典型的EDA工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在EDA平臺上完成的針對某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。也就是說，

11、綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標(biāo)器件FPGA/CPLD相映射的網(wǎng)表文件。 在今天，EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的普遍工具，無論設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，沒有EDA工具的支持，都是難以完成的。EDA工具已經(jīng)成為設(shè)計(jì)師必不可少的武器，起著越來越重要的作用。從目前的EDA技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。EDA技術(shù)發(fā)展迅猛</p>

12、<p>　　2.2VHDL語言介紹</p><p>　　電子設(shè)計(jì)自動(dòng)化（EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路。VHDL 硬件描述語言在電子設(shè)計(jì)自動(dòng)化中扮演著重要的角色，他是EDA 技術(shù)研究的重點(diǎn)之一。</p><p>　　硬件描述語言是EDA 技術(shù)的重要組成部分，VHDL 是作為電子設(shè)計(jì)主流硬件描述語言，VHDL（Very High Speed I

13、ntegrated Circuit Hardware Description Language）于1983 年由美國國防部發(fā)起創(chuàng)建，由IEEE進(jìn)一步發(fā)展并在1987年作為IEEE標(biāo)準(zhǔn)10760發(fā)布。因此，VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。VHDL語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對數(shù)字系統(tǒng)進(jìn)行建模和描述

14、，從而大大簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性，使用VHDL語言，可以就系統(tǒng)的總體要求出發(fā)，自上而下地將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。一個(gè)完整的VHDL程序包括以下幾個(gè)基本組成部分：實(shí)體（Entity），結(jié)構(gòu)體（Architecture），程序包（Package），庫（Library）。其中，實(shí)體是一個(gè)VHDL程序的基本單元，由實(shí)體說明和結(jié)構(gòu)體兩部分組成，實(shí)體說明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號；結(jié)構(gòu)體用于描述系<

15、/p><p>　　VHDL 語言的編譯環(huán)境有不同的版本，我們應(yīng)用的是Altera 公司的Maxplus 軟件，它的操作順序如下：使用TEXTEDITOR 編寫VHDL 程序使用COMPILER 編譯VHDL 程序；使用WAVE2FORMEDITOR，SIMULAROT 仿真實(shí)驗(yàn)；使用TIMINGANALTZER 進(jìn)行芯片的時(shí)序分析；用FLOORPLANEDITOR 鎖定芯片管腳位置；使用PROGRAMMER 將編譯好

16、的VHDL 程序下載到芯片中。</p><p>　　VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是顯而易見的。</p><p>　　1．與其他的硬件描述語言相比，VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。</p><p>　　2．VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬

17、。</p><p>　　3．VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。</p><p>　　4．對于用VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的將VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。</p><p&

18、gt;　　5．VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。</p><p>　　6．用VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，既靈活方便，又便于設(shè)計(jì)結(jié)果的交流、保存和重用。</p><p><b>　　3 設(shè)計(jì)原理</b></p><

19、p><b>　　車速選擇</b></p><p><b>　　起/停開關(guān)</b></p><p><b>　　基本速率</b></p><p><b>　　Reset</b></p><p><b>　　掃描時(shí)鐘</b><

20、/p><p>　　顯示輸出 顯示輸出</p><p>　　圖3.1 系統(tǒng)頂層框圖</p><p>　　計(jì)費(fèi)器按里程收費(fèi)，每100米開始一次計(jì)費(fèi)。各模塊功能如下：</p><p>　　(1) 車速控制模塊</p><p>　　當(dāng)起停鍵為啟動(dòng)狀態(tài)時(shí)（高電平），模塊根據(jù)車速選擇和基本車速發(fā)出響應(yīng)頻率的

21、脈沖驅(qū)動(dòng)計(jì)費(fèi)器和里程顯示模塊進(jìn)行計(jì)數(shù)；當(dāng)處于停止?fàn)顟B(tài)時(shí)暫停發(fā)出脈沖，此時(shí)計(jì)費(fèi)器和里程顯示模塊相應(yīng)的停止計(jì)數(shù)。</p><p>　　(2) 里程動(dòng)態(tài)顯示模塊</p><p>　　其包括計(jì)數(shù)車速控制模塊發(fā)出的脈沖以及將計(jì)數(shù)顯示動(dòng)態(tài)顯示出來，每來一個(gè)脈沖里程值加0.1（控制器每發(fā)一個(gè)脈沖代表運(yùn)行了0.1公里）。</p><p>　　(3) 計(jì)費(fèi)動(dòng)態(tài)顯示模塊</p&g

22、t;<p>　　其初值為10元，當(dāng)里程超過3公里后才接受計(jì)數(shù)車速控制模塊發(fā)出的脈沖的驅(qū)動(dòng)，并且計(jì)數(shù)顯示動(dòng)態(tài)顯示出來，每來一個(gè)脈沖（代表運(yùn)行了0.5公里）其數(shù)值加1元，當(dāng)收費(fèi)超過20時(shí)數(shù)值加1.5元。</p><p><b>　　4 設(shè)計(jì)步驟</b></p><p>　　VHDL設(shè)計(jì)流程圖（如圖4.0）：</p><p>　　圖4.

23、0 VHDL設(shè)計(jì)流程圖</p><p><b>　　4.1程序設(shè)計(jì)</b></p><p>　　圖4.1系統(tǒng)的總體模塊圖</p><p>　　（1）模塊MS的實(shí)現(xiàn)（如圖4.1.1所示）</p><p>　　圖4.1.1 模塊MS圖</p><p>　　模塊MS，輸入端口CK0、CK1為兩個(gè)不同的時(shí)

24、鐘信號，來模擬汽車的加速和勻速，JS加速按鍵。</p><p>　?。?）模塊SOUT的實(shí)現(xiàn)（如圖4.1.2所示）</p><p>　　圖4.1.2 模塊SOUT圖</p><p>　　該模塊實(shí)現(xiàn)車行狀態(tài)輸出功能，其中clk為時(shí)鐘信號，enable 為啟動(dòng)使能信號，sto暫停信號， clr為清零信號，st為狀態(tài)信號。</p><p>　?。?

25、）模塊PULSE的實(shí)現(xiàn)（如圖4.1.3所示）</p><p>　　圖4.1.3 模塊PULSE圖</p><p>　　該模塊實(shí)現(xiàn)將時(shí)鐘信號5分頻功能。</p><p>　?。?）模塊COUNTER的結(jié)果驗(yàn)證（如圖4.1.4所示）</p><p>　　圖4.1.4 模塊COUNTER圖</p><p>　　實(shí)現(xiàn)汽車模擬計(jì)

26、費(fèi)功能。clr1為清零信號，si為狀態(tài)信號，c1,c2,c3分別為費(fèi)用的三為顯示。</p><p>　?。?）模塊SCAN_LED的實(shí)現(xiàn)（如圖4.1.5所示）</p><p>　　圖4.1.5 模塊SCAN_LED圖</p><p>　　該模塊實(shí)現(xiàn)顯示車費(fèi)功能。BT為選位信號，SG譯碼信號</p><p><b>　　4.2系統(tǒng)仿真

27、：</b></p><p>　　系統(tǒng)仿真是在實(shí)際系統(tǒng)上進(jìn)行實(shí)驗(yàn)研究比較困難時(shí)適用的必不可少的工具，它是指通過系統(tǒng)模型實(shí)驗(yàn)去研究一個(gè)已經(jīng)存在或正在設(shè)計(jì)的系統(tǒng)的過程，通俗地講，就是進(jìn)行模型實(shí)驗(yàn)。因而，系統(tǒng)仿真的結(jié)果決定整個(gè)課程設(shè)計(jì)任務(wù)完成的到位程度。</p><p>　　程序輸入完成后進(jìn)行編譯，編譯完成后，可以對所進(jìn)行的設(shè)計(jì)進(jìn)行仿真，本課程設(shè)計(jì)的仿真平臺是MAX+plusⅡ,通過對

28、VHDL源程序進(jìn)行編譯檢錯(cuò)，然后創(chuàng)建波形文件（后綴名為.scf），加入輸入輸出變量，選擇適用的芯片以及設(shè)定仿真結(jié)束時(shí)間，設(shè)置好輸入初值進(jìn)行仿真，得到仿真波形圖：</p><p>　　1.模塊MS的結(jié)果驗(yàn)證(如圖4.2.1)</p><p><b>　　圖4.2.1</b></p><p>　　當(dāng)JS為高電平，CLK_OUT按照CLK1輸出；低電

29、平時(shí)，按照CLK0輸出</p><p>　　2模塊SOUT的結(jié)果驗(yàn)證(如圖4.2.2)</p><p>　　enable高電平時(shí)，每一個(gè)時(shí)鐘上升沿時(shí)，CQI計(jì)數(shù)加1，若CQI<=30時(shí)，state賦01，30<CQI<=80時(shí)，state賦10態(tài)，…..；enable低電平時(shí)，CQI計(jì)數(shù)暫停，保持不變</p><p><b>　　圖4.2

30、.2</b></p><p>　　3模塊PULSE的結(jié)果驗(yàn)證(如圖4.2.3)</p><p>　　每個(gè)CLK0上升沿時(shí)，CNT計(jì)數(shù)加1，加到4時(shí)在下一個(gè)時(shí)鐘上升沿賦值0；cnt不為0時(shí)fout賦值高電平，否則低電平</p><p><b>　　圖4.2.3</b></p><p>　　4模塊COUNTER的

31、結(jié)果驗(yàn)證(如圖4.2.4)</p><p>　　SI為出租車狀態(tài)信號：“00”表示計(jì)費(fèi)值停止，Q1~Q3不變;“01”計(jì)費(fèi)清零，設(shè)置為起步價(jià)10元，Q2=1,Q3=0,Q1=0;“10” 正常計(jì)費(fèi)，每公里1元，“11”超過20元后，每公里1.5元；Q1,Q2,Q3的信號分別賦值給C1,C2,C3</p><p><b>　　圖4.2.4</b></p>

32、<p>　　5模塊SCAN_LED的結(jié)果驗(yàn)證(如圖4.2.5)</p><p>　　BT位選，SG譯碼對應(yīng)數(shù)字0～9</p><p><b>　　圖4.2.5</b></p><p>　　6模塊TAXI的結(jié)果驗(yàn)證(如圖4.2.6)</p><p><b>　　圖4.2.6</b></

33、p><p><b>　　4.3 結(jié)果分析</b></p><p>　　出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來完成。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)

34、掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來完成。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設(shè)計(jì)過程中還需要改進(jìn)的是控制系統(tǒng)的糾錯(cuò)功能。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)中體現(xiàn)了ＶＨＤＬ覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言及PLD器件速度快，使用方便，便于修改等特點(diǎn)，本設(shè)計(jì)在實(shí)用方面具有一定的價(jià)值。</p><p><b>　　5 結(jié)

35、束語</b></p><p>　　課程設(shè)計(jì)是我們專業(yè)課程知識綜合應(yīng)用的實(shí)踐訓(xùn)練，著是我們邁向社會，從事職業(yè)工作前一個(gè)必不少的過程．”千里之行始于足下”，通過這次課程設(shè)計(jì)，我深深體會到這句千古名言的真正含義．我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會腳踏實(shí)地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ)。</p><p>　　通過這次實(shí)驗(yàn)使我收獲很多，對書本理論知識有了進(jìn)一步加

36、深，初步掌握了MAXPLUSII軟件的一些設(shè)計(jì)使用方法。對一些器件的使用方法了解更深刻了，如一些器件的使能端的作用等。主要有以下一些實(shí)驗(yàn)感想</p><p>　　應(yīng)該對實(shí)驗(yàn)原理有深刻理解；</p><p>　　做實(shí)驗(yàn)必須不急不躁，不能看見其他同學(xué)做的快就沉不住氣了；</p><p>　　熟練掌握其他軟件是必要的，如Matlab軟件、Excel、Word等；</

37、p><p>　　必須學(xué)會自己調(diào)試電路，一般第一次設(shè)計(jì)出的電路都會通不過編譯的，所以要學(xué)會調(diào)試電路，而不是等老師解答或同學(xué)幫助；</p><p><b>　　致 謝</b></p><p>　　經(jīng)過三周的奮戰(zhàn)我的課程設(shè)計(jì)終于完成了。在沒有做課程設(shè)計(jì)以前覺得課程設(shè)計(jì)只是對這半年來所學(xué)知識的單純總結(jié)，但是通過這次做課程設(shè)計(jì)發(fā)現(xiàn)自己的看法有點(diǎn)太片面。課

38、程設(shè)計(jì)不僅是對前面所學(xué)知識的一種檢驗(yàn)，而且也是對自己能力的一種提高。在這次課程設(shè)計(jì)中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對我們更好的理解知識，所以在這里非常感謝幫助我的同學(xué)。</p><p>　　在此要感謝我們的指導(dǎo)老師陳老師對我們悉心的指導(dǎo)，感謝老師們給我們的幫助。在設(shè)計(jì)過程中，我通過查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗(yàn)和自學(xué)，并向老師請教等方式，使自己學(xué)到了不

39、少知識，也經(jīng)歷了不少艱辛，收獲頗豐。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]曹昕燕，周鳳臣，聶春燕.EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)【M】.清華大學(xué)出版社</p><p>　　[2]劉欲曉，方強(qiáng)，黃宛寧.EDA技術(shù)與VHDL電路開發(fā)應(yīng)用實(shí)踐【M】.電子工業(yè)出版社</p><p>　　[3]

40、潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程（第三版）【M】.科學(xué)出版社</p><p>　　[4] 趙巖嶺，劉春等.在MAX+PLUSII平臺下用VHDL進(jìn)行數(shù)字電路設(shè)計(jì).西安：希典出版社，2005</p><p>　　[5] 康華光主編.電子技術(shù)基礎(chǔ)模擬部分.北京：高等教育出版社，2006</p><p>　　[6] 閻石主編.數(shù)字電子技術(shù)基礎(chǔ).北京：高等教育出版社，200

41、3 </p><p>　　附錄1：模塊MS清單</p><p>　　// 程序名稱：MS</p><p>　　// 程序功能：模塊MS，輸入端口CK0、CK1為兩個(gè)不同的時(shí)鐘信號，來模擬汽車的加速和勻速，JS加速按鍵。</p><p>　　// 程序作者：金人佼</p><p>　　/

42、/ 最后修改日期：2010.12.31</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY MS IS</p><p>　　PORT(CK0:IN STD_LOGIC; //慢速檔的時(shí)鐘信號</p><p&g

43、t;　　CK1:IN STD_LOGIC; //快速檔的時(shí)鐘信號</p><p>　　JS:IN STD_LOGIC; //換擋按鍵信號</p><p>　　CLK_OUT:OUT STD_LOGIC);</p><p><b>　　END MS;</b></p><p>　　ARCHITECTURE ON

44、E OF MS IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(JS, CK0,CK1)</p><p><b>　　BEGIN</b></p><p>　　IF JS='0' THEN CLK_OUT<=CK0; //JS低電

45、平，則為慢速檔</p><p>　　ELSE CLK_OUT<=CK1; //JS高電平，快速檔</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　END ONE;</b></p><p>

46、;　　附錄2：模塊SOUT清單</p><p>　　// 程序名稱：SOUT</p><p>　　// 程序功能：該模塊實(shí)現(xiàn)車行狀態(tài)輸出功能，其中clk為時(shí)鐘信號，enable 為啟動(dòng)使能信號，sto暫停信號， clr為清零信號，st為狀態(tài)信號。</p><p>　　// 程序作者：金人佼</p><p>　　// 最后修改日期：2010.1

47、2.31</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY SOUT IS </p><p>　　PORT(CLK:IN S

48、TD_LOGIC;</p><p>　　ENABLE:IN STD_LOGIC;</p><p>　　STO :IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));</p><p><b&

49、gt;　　END SOUT;</b></p><p>　　ARCHITECTURE ONE OF SOUT IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK,ENABLE ,STO,CLR)</p><p>　　VARIABLE CQI:STD_LOGIC_VE

50、CTOR(7 DOWNTO 0);</p><p>　　VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　IF CLR='0' THEN CQI:=(OTHERS=>'0'); //CLR低電平

51、,CQI清零</p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN //CLK上升沿觸發(fā)</p><p>　　IF STO='1' THEN STATE:="00";CQI:=CQI; //STO高電平時(shí)，state賦00態(tài)</p><p>　　ELSIF EN

52、ABLE ='1' THEN //ENABLE高電平，CQI計(jì)數(shù)加1</p><p>　　CQI:=CQI+1;</p><p>　　IF CQI<=30 THEN STATE:="01"; //CQI<=30時(shí)，state賦01態(tài)</p><p>　　ELSIF CQI>30 AND CQI&l

53、t;=80 THEN STATE:="10"; //30<CQI<=80時(shí)，state賦10態(tài)</p><p><b>　　ELSE</b></p><p>　　STATE:="11"; //CQI>80時(shí)，state賦11態(tài)</p><p><b>　　END

54、IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　ST<=STATE;</p><p>　　END PROCESS;</p><p><b>　　END ON

55、E;</b></p><p>　　附錄3：模塊PULSE</p><p>　　// 程序名稱：PULSE</p><p>　　// 程序功能：該模塊實(shí)現(xiàn)將時(shí)鐘信號5分頻功能。</p><p>　　// 程序作者：金人佼</p><p>　　// 最后修改日期：2010.12.31</p>&l

56、t;p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY PULSE IS</p><p>　　PORT(CLK0:IN STD_LOGIC;</p&g

57、t;<p>　　FOUT:OUT STD_LOGIC);</p><p>　　END PULSE;</p><p>　　ARCHITECTURE ONE OF PULSE IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK0)</p><p&

58、gt;　　VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);</p><p>　　VARIABLE FULL :STD_LOGIC; </p><p><b>　　BEGIN</b></p><p>　　IF CLK0'EVENT AND CLK0='1' THEN

59、</p><p>　　IF CNT="100" THEN //CNT計(jì)數(shù)到5（“100”）</p><p>　　CNT:="000" ; //CNT清零</p><p>　　FULL:='1'; //FULL高電平</p><p><b>　　ELSE &l

60、t;/b></p><p>　　CNT:=CNT+1; //否則計(jì)數(shù)CNT加1</p><p>　　FULL:='0'; //FULL賦低電平</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p>

61、<p>　　FOUT<=FULL; //FULL為CLK的五分頻信號，賦值給FOUT做輸出信號</p><p>　　END PROCESS;</p><p><b>　　END ONE;</b></p><p>　　附錄4：模塊COUNTER</p><p>　　// 程序名稱：COUNTER&

62、lt;/p><p>　　// 程序功能：實(shí)現(xiàn)汽車模擬計(jì)費(fèi)功能。clr1為清零信號，si為狀態(tài)信號，c1,c2,c3分別為費(fèi)用的三為顯示。</p><p>　　// 程序作者：金人佼</p><p>　　// 最后修改日期：2010.12.31</p><p>　　LIBRARY IEEE;</p><p>　　USE IE

63、EE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY COUNTER IS</p><p>　　PORT(CLK_DIV:IN STD_LOGIC;</p><p>　　CLR1:IN STD_LOGIC;</p>&

64、lt;p>　　SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p>　　C1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　C2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0

65、));</p><p>　　END COUNTER;</p><p>　　ARCHITECTURE ONE OF COUNTER IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK_DIV,CLR1,SI)</p><p>　　VARIABLE Q1:

66、 STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　VARIABLE Q2: STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　VARIABLE Q3: STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p><b>　　BEGIN</b></p>&

67、lt;p>　　IF CLR1='0' THEN Q1:="0000";Q2:="0000";Q3:="0000"; //CLR低電平，清零</p><p>　　ELSIF CLK_DIV'EVENT AND CLK_DIV='1' THEN //CLK_DIV上升沿觸發(fā)</p>&l

68、t;p>　　CASE SI IS //SI：“00”表示計(jì)費(fèi)值停止，“01”計(jì)費(fèi)清零，設(shè)置為起步價(jià)10元，“10” 正常計(jì)費(fèi)，每公里1元，“11”超過20元后，每公里1.5元；</p><p>　　WHEN "00" =>Q1:=Q1;Q2:=Q2;Q3:=Q3;</p><p>　　WHEN "01"=> Q1:="

69、;0000";Q2:="0000";Q3:="0001"; //起步價(jià)10元</p><p>　　WHEN "10"=> IF Q2<"1001" THEN</p><p><b>　　Q2:=Q2+1;</b></p><p><

70、b>　　ELSE</b></p><p>　　Q2:="0000";</p><p>　　IF Q3<"1001" THEN</p><p><b>　　Q3:=Q3+1;</b></p><p><b>　　END IF;</b>&l

71、t;/p><p><b>　　END IF;</b></p><p>　　Q1:="0000";</p><p>　　WHEN "11"=> IF Q1<"0101" THEN</p><p><b>　　Q1:=Q1+5;</b>

72、;</p><p><b>　　ELSE </b></p><p>　　Q1:="0000";</p><p><b>　　END IF;</b></p><p>　　IF Q1="0101" THEN</p><p>　　IF Q2&

73、lt;"1001" THEN</p><p><b>　　Q2:=Q2+1;</b></p><p><b>　　ELSE</b></p><p>　　Q2:="0000";</p><p>　　IF Q3<"1001" THEN&l

74、t;/p><p><b>　　Q3:=Q3+1;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　IF Q

75、2<"1001" THEN</p><p><b>　　Q2:=Q2+2;</b></p><p><b>　　ELSE</b></p><p>　　Q2:="0001";</p><p>　　IF Q3<"1001" THEN

76、</p><p><b>　　Q3:=Q3+1;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　

77、　WHEN OTHERS=>NULL;</p><p><b>　　END CASE;</b></p><p><b>　　END IF;</b></p><p><b>　　C1<=Q1;</b></p><p><b>　　C2<=Q2;<

78、/b></p><p><b>　　C3<=Q3;</b></p><p>　　END PROCESS;</p><p><b>　　END ONE;</b></p><p>　　附錄5：模塊SCAN_LED的實(shí)現(xiàn)</p><p>　　// 程序名稱：SCAN_L

79、ED</p><p>　　// 程序功能：該模塊實(shí)現(xiàn)顯示車費(fèi)功能。BT為選位信號，SG譯碼信號。</p><p>　　// 程序作者：金人佼</p><p>　　// 最后修改日期：2010.12.31</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.

80、ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY SCAN_LED IS</p><p>　　PORT(DI1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　DI2:IN STD_LOGIC_VECTOR(3 DOWNTO

81、0);</p><p>　　DI3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CLK2:IN STD_LOGIC;</p><p>　　SG:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);</p><p>　　BT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)

82、);</p><p>　　END SCAN_LED;</p><p>　　ARCHITECTURE ONE OF SCAN_LED IS </p><p>　　SIGNAL CNT4 :STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p>　　SIGNAL A:STD_LOGIC_VECTOR(3 DOWNTO 0);&

83、lt;/p><p><b>　　BEGIN</b></p><p>　　P1:PROCESS(CLK2)</p><p>　　VARIABLE SQ :STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　

84、IF CLK2'EVENT AND CLK2='1' THEN </p><p>　　IF SQ="10" THEN SQ:="00"; //位選信號，1-3位循環(huán)</p><p><b>　　ELSE</b></p><p><b>　　SQ:=SQ+1;<

85、/b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　CNT4<=SQ;</b></p><p>　　END PROCESS P1;</p><p>　　

86、P2: PROCESS (CNT4)</p><p><b>　　BEGIN</b></p><p>　　CASE CNT4 IS</p><p>　　WHEN "00" =>BT<="001";A<=DI1;</p><p>　　WHEN "01&qu

87、ot;=>BT<="010";A<=DI2;</p><p>　　WHEN "10"=>BT<="100";A<=DI3;</p><p>　　WHEN "11"=>BT<="100";A<="1111";</p

88、><p>　　WHEN OTHERS =>NULL;</p><p><b>　　END CASE;</b></p><p>　　END PROCESS P2; </p><p>　　P3:PROCESS(A)</p><p><b>　　BEGIN</b></p&g

89、t;<p>　　CASE A IS //根據(jù)A的值，顯示0～9</p><p>　　WHEN "0000"=>SG<="0111111"; //數(shù)碼管顯示數(shù)字0</p><p>　　WHEN "0001"=>SG<="0000110"; //數(shù)碼管顯示數(shù)字

90、1</p><p>　　WHEN "0010"=>SG<="1011011"; //數(shù)碼管顯示數(shù)字2</p><p>　　WHEN "0011"=>SG<="1001111"; //顯示數(shù)字3</p><p>　　WHEN "0100&quo

91、t;=>SG<="1100110"; //顯示數(shù)字4</p><p>　　WHEN "0101"=>SG<="1101101"; //顯示數(shù)字5</p><p>　　WHEN "0110"=>SG<="1111101"; //顯示數(shù)字6&

92、lt;/p><p>　　WHEN "0111"=>SG<="0000111"; //顯示數(shù)字7</p><p>　　WHEN "1000"=>SG<="1111111"; //顯示數(shù)字8</p><p>　　WHEN "1001"=&g

93、t;SG<="1101111"; //顯示數(shù)字9</p><p>　　WHEN OTHERS=>NULL; </p><p><b>　　END CASE;</b></p><p>　　END PROCESS P3;</p><p><b>　　END ONE ;</

94、b></p><p>　　附錄6：模塊TAXI</p><p>　　// 程序名稱：TAXI</p><p>　　// 程序功能：該模塊為最終的頂層模塊。</p><p>　　// 程序作者：金人佼</p><p>　　// 最后修改日期：2010.12.31</p><p>　　LIBR

95、ARY IEEE;</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY TAXI IS</p><p>　　PORT(T_CLK0:IN STD_LOGIC;</p><p>　　T_CLK1:IN STD_LO

96、GIC;</p><p>　　T_CLK2:IN STD_LOGIC;</p><p>　　T_JS :IN STD_LOGIC;</p><p>　　T_ENABLE:IN STD_LOGIC;</p><p>　　T_CLR:IN STD_LOGIC;</p><p>　　T_STO:IN STD_LOGIC;&

97、lt;/p><p>　　T_BT: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);</p><p>　　T_SG: OUT STD_LOGIC_VECTOR(6 DOWNTO 0));</p><p><b>　　END TAXI;</b></p><p>　　ARCHITECTURE STRUC OF

98、TAXI IS //頂層模塊設(shè)計(jì)</p><p>　　COMPONENT MS</p><p>　　PORT(CK0:IN STD_LOGIC;</p><p>　　CK1:IN STD_LOGIC;</p><p>　　JS:IN STD_LOGIC;</p><p>　　CLK_OUT:OUT STD_LO

99、GIC);</p><p>　　END COMPONENT;</p><p>　　COMPONENT SOUT</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>　　ENABLE:IN STD_LOGIC;</p><p>　　STO :IN STD_LOGIC;</p>

100、<p>　　CLR:IN STD_LOGIC;</p><p>　　ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));</p><p>　　END COMPONENT;</p><p>　　COMPONENT PULSE</p><p>　　PORT(CLK0:IN STD_LOGIC;</p>

101、<p>　　FOUT:OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　COMPONENT COUNTER</p><p>　　PORT(CLK_DIV:IN STD_LOGIC;</p><p>　　CLR1:IN STD_LOGIC;</p><p>

102、　　SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p>　　C1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　C2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));</

103、p><p>　　END COMPONENT;</p><p>　　COMPONENT SCAN_LED </p><p>　　PORT(DI1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　DI2:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　

104、DI3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CLK2:IN STD_LOGIC;</p><p>　　SG:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);</p><p>　　BT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));</p><p>　　E

105、ND COMPONENT;</p><p>　　SIGNAL L_CLK: STD_LOGIC;</p><p>　　SIGNAL L_FOUT:STD_LOGIC;</p><p>　　SIGNAL L_ST:STD_LOGIC_VECTOR(1 DOWNTO 0);</p><p>　　SIGNAL L_C1:STD_LOGIC_VECT

106、OR(3 DOWNTO 0);</p><p>　　SIGNAL L_C2:STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　SIGNAL L_C3:STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　BEGIN //元件例化</p><p>　　U0:MS PORT MAP

107、(CK0=>T_CLK0,CK1=>T_CLK1,JS=>T_JS,CLK_OUT=>L_CLK);</p><p>　　U1:SOUT PORT MAP(CLK=>L_CLK,ENABLE=>T_ENABLE,CLR=>T_CLR,STO=>T_STO,ST=>L_ST);</p><p>　　U2:PULSE PORT MAP(CL

108、K0=>L_CLK,FOUT=>L_FOUT);</p><p>　　U3:COUNTER PORT MAP(CLR1=>T_CLR,SI=>L_ST,CLK_DIV=>L_FOUT,C3=>L_C3,C2=>L_C2,C1=>L_C1);</p><p>　　U4:SCAN_LED PORT MAP(CLK2=>T_CLK2,DI3=

109、>L_C3,DI2=>L_C2,DI1=>L_C1,BT=>T_BT,SG=>T_SG);</p><p>　　END STRUC;</p><p><b>　　END ONE; </b></p><p>　　大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）撰寫規(guī)范</p><p>　　本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)

110、生在畢業(yè)前提交的一份具有一定研究價(jià)值和實(shí)用價(jià)值的學(xué)術(shù)資料。它既是本科學(xué)生開始從事工程設(shè)計(jì)、科學(xué)實(shí)驗(yàn)和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對所進(jìn)行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資格認(rèn)定的重要依據(jù)。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國家及各專業(yè)部門制定的有關(guān)標(biāo)準(zhǔn)，符合漢語語法規(guī)范。指導(dǎo)教師應(yīng)加強(qiáng)指導(dǎo)，嚴(yán)格把關(guān)。</p><p><b>　　1、論文結(jié)構(gòu)及要求</b&g

111、t;</p><p>　　論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。</p><p><b>　　1.1 題目</b></p><p>　　論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論文的主要研究內(nèi)容。不應(yīng)超過25字，原則上不得使用標(biāo)點(diǎn)符號，不設(shè)副標(biāo)題。</p><p>　　1.2 摘要與關(guān)鍵詞<

112、/p><p><b>　　1.2.1 摘要</b></p><p>　　本科生畢業(yè)設(shè)計(jì)（論文）的摘要均要求用中、英兩種文字給出，中文在前。</p><p>　　摘要應(yīng)扼要敘述論文的研究目的、研究方法、研究內(nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨(dú)立性和完整性，摘要一般應(yīng)在300字左右。摘要中不宜使用公式、圖表，不標(biāo)注引用文獻(xiàn)編號，避免將摘要寫成

113、目錄式的內(nèi)容介紹。</p><p><b>　　1.2.2 關(guān)鍵詞</b></p><p>　　關(guān)鍵詞是供檢索用的主題詞條，應(yīng)采用能覆蓋論文主要內(nèi)容的通用技術(shù)詞條（參照相應(yīng)的技術(shù)術(shù)語標(biāo)準(zhǔn)），一般列3～5個(gè)，按詞條的外延層次從大到小排列，應(yīng)在摘要中出現(xiàn)。</p><p><b>　　1.3 目錄</b></p>

114、<p>　　目錄應(yīng)獨(dú)立成頁，包括論文中全部章、節(jié)的標(biāo)題及頁碼。</p><p><b>　　1.4 論文正文</b></p><p>　　論文正文包括緒論、論文主體及結(jié)論等部分。</p><p><b>　　1.4.1 緒論</b></p><p>　　緒論一般作為論文的首篇。緒論應(yīng)說明

115、選題的背景、目的和意義，國內(nèi)外文獻(xiàn)綜述以及論文所要研究的主要內(nèi)容。</p><p>　　文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對所研究問題的認(rèn)識以及提出問題。緒論只是文章的開頭，不必寫章號。</p><p>　　畢業(yè)設(shè)計(jì)（論文）緒論部分字?jǐn)?shù)不多于全部論文字?jǐn)?shù)的1/4。</p><p>　　1.4.2 論文主體</p>

116、<p>　　論文主體是論文的主要部分，要求結(jié)構(gòu)合理，層次清楚，重點(diǎn)突出，文字簡練、通順。論文主體的內(nèi)容要求參照《大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）的規(guī)定》第五章。</p><p>　　論文主體各章后應(yīng)有一節(jié)“本章小結(jié)”。</p><p><b>　　1.4.3 結(jié)論</b></p><p>　　結(jié)論作為單獨(dú)一章排列，但不加章號。</p&

117、gt;<p>　　結(jié)論是對整個(gè)論文主要成果的歸納，要突出設(shè)計(jì)（論文）的創(chuàng)新點(diǎn)，以簡練的文字對論文的主要工作進(jìn)行評價(jià)，一般為400～1 000字。</p><p><b>　　1.5 參考文獻(xiàn)</b></p><p>　　參考文獻(xiàn)是論文不可缺少的組成部分，它反映了論文的取材來源和廣博程度。論文中要注重引用近期發(fā)表的與論文工作直接有關(guān)的學(xué)術(shù)期刊類文獻(xiàn)。對理工

118、類論文，參考文獻(xiàn)數(shù)量一般應(yīng)在15篇以上，其中學(xué)術(shù)期刊類文獻(xiàn)不少于8篇，外文文獻(xiàn)不少于3篇；對文科類、管理類論文，參考文獻(xiàn)數(shù)量一般為10～20篇，其中學(xué)術(shù)期刊類文獻(xiàn)不少于8篇，外文文獻(xiàn)不少于3篇。</p><p>　　在論文正文中必須有參考文獻(xiàn)的編號，參考文獻(xiàn)的序號應(yīng)按在正文中出現(xiàn)的順序排列。</p><p>　　產(chǎn)品說明書、各類標(biāo)準(zhǔn)、各種報(bào)紙上刊登的文章及未公開發(fā)表的研究報(bào)告（著名的內(nèi)部報(bào)

119、告如PB、AD報(bào)告及著名大公司的企業(yè)技術(shù)報(bào)告等除外）不宜做為參考文獻(xiàn)引用。但對于工程設(shè)計(jì)類論文，各種標(biāo)準(zhǔn)、規(guī)范和手冊可作為參考文獻(xiàn)。</p><p>　　引用網(wǎng)上參考文獻(xiàn)時(shí)，應(yīng)注明該文獻(xiàn)的準(zhǔn)確網(wǎng)頁地址，網(wǎng)上參考文獻(xiàn)不包含在上述規(guī)定的文獻(xiàn)數(shù)量之內(nèi)。</p><p><b>　　1.6 致謝</b></p><p>　　對導(dǎo)師和給予指導(dǎo)或協(xié)助完成論

120、文工作的組織和個(gè)人表示感謝。內(nèi)容應(yīng)簡潔明了、實(shí)事求是，避免俗套。</p><p><b>　　1.7 附錄</b></p><p>　　如開題報(bào)告、文獻(xiàn)綜述、外文譯文及外文文獻(xiàn)復(fù)印件、公式的推導(dǎo)、程序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價(jià)值的內(nèi)容可編入論文的附錄中。</p><p><b>　　2、論文書寫規(guī)定<

121、/b></p><p>　　2.1 論文正文字?jǐn)?shù)</p><p>　　理工類 論文正文字?jǐn)?shù)不少于20 000字。</p><p>　　文管類 論文正文字?jǐn)?shù)12 000－20 000字。其中漢語言文學(xué)專業(yè)不少于7 000字。</p><p>　　外語類 論文正文字?jǐn)?shù)8 000－10 000個(gè)外文單詞。</p><

122、p>　　藝術(shù)類 論文正文字?jǐn)?shù)3 000～5 000字。</p><p><b>　　2.2 論文書寫</b></p><p>　　本科生畢業(yè)論文用B5紙計(jì)算機(jī)排版、編輯與雙面打印輸出。</p><p>　　論文版面設(shè)置為：畢業(yè)論文B5紙、縱向、為橫排、不分欄，上下頁邊距分別為2.5cm和2cm，左右頁邊距分別為2.4cm和2cm，對稱頁

123、邊距、左側(cè)裝訂并裝訂線為0cm、奇偶頁不同、無網(wǎng)格。論文正文滿頁為29行，每行33個(gè)字，字號為小四號宋體，每頁版面字?jǐn)?shù)為957個(gè)，行間距為固定值20磅。</p><p>　　頁眉。頁眉應(yīng)居中置于頁面上部。單數(shù)頁眉的文字為“章及標(biāo)題”；雙數(shù)頁眉的文字為“大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）”。頁眉的文字用五號宋體，頁眉文字下面為2條橫線（兩條橫線的長度與版芯尺寸相同，線粗0.5磅）。頁眉、頁腳邊距分別為1.8cm和1.7cm

124、。</p><p>　　頁碼。頁碼用小五號字，居中標(biāo)于頁面底部。摘要、目錄等文前部分的頁碼用羅馬數(shù)字單獨(dú)編排，正文以后的頁碼用阿拉伯?dāng)?shù)字編排。</p><p><b>　　2.3 摘要</b></p><p>　　中文摘要一般為300字左右，外文摘要應(yīng)與中文摘要內(nèi)容相同，在語法、用詞和書寫上應(yīng)正確無誤，摘要頁勿需寫出論文題目。中、外文摘要應(yīng)各占

125、一頁，編排裝訂時(shí)放置正文前，并且中文在前，外文在后。</p><p><b>　　2.4 目錄</b></p><p>　　目錄應(yīng)包括論文中全部章節(jié)的標(biāo)題及頁碼，含中、外文摘要；正文章、節(jié)題目；</p><p>　　參考文獻(xiàn)；致謝；附錄。</p><p>　　正文章、節(jié)題目（理工類要求編寫到第3級標(biāo)題，即□.□.□。文科

126、、管理類可視論文需要進(jìn)行，編寫到2～3級標(biāo)題。）</p><p><b>　　2.5 論文正文</b></p><p>　　2.5.1 章節(jié)及各章標(biāo)題</p><p>　　論文正文分章、節(jié)撰寫，每章應(yīng)另起一頁。</p><p>　　各章標(biāo)題要突出重點(diǎn)、簡明扼要。字?jǐn)?shù)一般在15字以內(nèi)，不得使用標(biāo)點(diǎn)符號。標(biāo)題中盡量不用英文縮

127、寫詞，對必須采用者，應(yīng)使用本行業(yè)的通用縮寫詞。</p><p><b>　　2.5.2 層次</b></p><p>　　層次以少為宜，根據(jù)實(shí)際需要選擇。層次代號格式見表1和表2。</p><p>　　表1 理工類論文層次代號及說明</p><p>　　↑