畢業(yè)設(shè)計-cmos運算放大器版圖設(shè)計

1、<p><b>　　摘 要</b></p><p>　　集成電路掩膜版圖設(shè)計是實現(xiàn)電路制造所必不可少的設(shè)計環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功耗。</p><p>　　本文依據(jù)基本CMOS集成運算放大電路的設(shè)計指標及電路特點，繪制了基本電路圖，通過Spectre進行仿真分析，得出性能指標與格元器件參數(shù)之間的

2、關(guān)系，據(jù)此設(shè)計出各元件的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標到版圖設(shè)計的優(yōu)化路徑。運算放大器的版圖設(shè)計，是模擬集成電路版圖設(shè)計的典型，利用Spectre對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案。最后根據(jù)參數(shù)尺寸等完成了放大器的版圖設(shè)計以及版圖的DRC、LVS驗證。</p><p>　　關(guān)鍵詞：集成電路，運算放大器，版圖設(shè)計，仿真</p><

3、;p><b>　　ABSTRACT</b></p><p>　　Integrated circuit layout design is an essential design part to realize circuit mask manufacturing, it is not only related to the integrated circuit to function c

4、orrectly, but also can greatly affect the performance of the integrated circuit, the cost and the power consumption.Based on the basic CMOS integrated operational amplifier circuit characteristic and design target, we ha

5、ve rendered the basic circuit diagram, and simulation by Spectre, the simulated results are derived parameters and the</p><p>　　KET WORDS: Integrated circuit, Operational amplifier, layout design, Simulation

6、</p><p><b>　　目 錄</b></p><p><b>　　前 言5</b></p><p><b>　　第1章 緒論6</b></p><p>　　1.1 課題背景6</p><p>　　1.1.1 研究背景6</p>

7、;<p>　　1.1.2研究內(nèi)容7</p><p>　　1.2 電路設(shè)計流程8</p><p>　　1.3 主要工作以及任務(wù)分配10</p><p>　　1.3.1主要工作10</p><p>　　1.3.2 任務(wù)分配10</p><p>　　第2章 版圖基礎(chǔ)知識11</p>&

8、lt;p>　　2.1 版圖的設(shè)計簡介11</p><p>　　2.1.1 版圖的概念11</p><p>　　2.1.2 版圖中層的意義11</p><p>　　2.2 CMOS工藝技術(shù)14</p><p>　　2.2.1概述14</p><p>　　2.2.2 CMOS工藝的一些主要步驟15<

9、/p><p>　　2.2.3 CMOS制造工藝的基本流程16</p><p>　　2.3 設(shè)計規(guī)則18</p><p>　　2.4 MOS集成運放的版圖設(shè)計22</p><p>　　第3章 CMOS運算放大器簡介23</p><p><b>　　3.1 概述23</b></p>

10、<p>　　3.2兩級CMOS運算放大器的優(yōu)點24</p><p>　　3.3 兩級運算放大器原理簡單分析24</p><p>　　第4章 CMOS運算放大器的仿真27</p><p><b>　　4.1 概述27</b></p><p>　　4.2 MOS運算放大器技術(shù)指標總表27</p&

11、gt;<p>　　4.3仿真數(shù)據(jù)29</p><p>　　4.3.1 DC分析29</p><p>　　4.3.2測量輸入共模范圍30</p><p>　　4.3.3 測量輸出電壓范圍31</p><p>　　4.3.4 測量增益與相位裕度33</p><p>　　4.3.5 電源電壓抑制比測試

12、34</p><p>　　4.3.6 運放轉(zhuǎn)換速率和建立時間分析36</p><p>　　4.3.7 CMRR的頻率響應(yīng)測量38</p><p>　　第5章 算放大器版圖設(shè)計40</p><p>　　5.1 Cadence使用說明40</p><p>　　5.2 版圖設(shè)計42</p><

13、p>　　5.3 CMOS運放版圖43</p><p>　　第6章 總 結(jié)44</p><p><b>　　參考文獻44</b></p><p><b>　　致謝詞45</b></p><p><b>　　外文資料原文45</b></p><p

14、><b>　　外文資料譯文46</b></p><p><b>　　前 言</b></p><p>　　集成電路(Integrated Circuit)是把大量有源和無源器件及它們之間的互連線路集成在一起,形成一個具體的功能模塊。集成電路的出現(xiàn)和迅速發(fā)展，徹底改變了人類文明和人們的日常生活。集成電路電子電路，但它不同于數(shù)以萬計的一般意義上

15、的電子電路集成在一個微型芯片的晶體管，電阻，電容和電感等電子元件，這是一個奇妙的設(shè)計和制造方法，人類社會的進步，創(chuàng)造前所未有的奇跡，現(xiàn)實是奇跡集成電路版圖設(shè)計。</p><p>　　相對于數(shù)字集成電路的規(guī)律性和離散性，計算機輔助設(shè)計方法學在給定所需功能行為描述的數(shù)字系統(tǒng)設(shè)計自動化方面已經(jīng)非常成功。但并不適用于模擬電路設(shè)計。一般來說，模擬電路設(shè)計仍然需要手工進行。因此，仔細研究模擬電路的設(shè)計過程，熟悉那些提高設(shè)計效

16、率、增加設(shè)計成功機會的原則是非常必要的。</p><p>　　模擬集成電路的設(shè)計流程可以分為前段設(shè)計和后端設(shè)計兩大部分。前段設(shè)計包括電路的設(shè)計、原理圖輸入和電路仿真；后端設(shè)計（又稱為物理設(shè)計）包括版圖的繪制與驗證。根據(jù)參數(shù)要求設(shè)計好電路后，在設(shè)計環(huán)境中輸入原理圖并對設(shè)計的電路進行仿真，也就是對電路結(jié)構(gòu)、元件尺寸的設(shè)計、負載估計及布局前電路的模擬。對電路的分析主要包括直流分析、瞬態(tài)分析、交流分析、噪聲分析、模擬參數(shù)

17、分析、溫度分析等。后端繪制的版圖后首先要通過版圖驗證，版圖驗證包括設(shè)計規(guī)則驗證、電氣規(guī)則檢查、版圖與電路原理圖對比驗證。</p><p>　　運算放大器（簡稱運放）是許多混合信號系統(tǒng)和模擬系統(tǒng)中的一個組成部分。不同層次的復(fù)雜的運算放大器是用來實現(xiàn)多種功能的：高速放大或過濾的直流偏置。每一代CMOS技術(shù)，由于供應(yīng)減少電壓和晶體管溝道長度的運算放大器的設(shè)計，繼續(xù)為運放的設(shè)計提出一個復(fù)雜的問題。</p>

18、<p>　　本文依據(jù)基本CMOS集成運算放大電路的設(shè)計指標及電路特點，繪制基本電路圖，用Spectre進行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計指標所的版圖幾何尺寸以及工藝參數(shù)。利用Spectre對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案。最后根據(jù)參數(shù)尺寸等進行版圖設(shè)計以及驗證。</p><p><b>

19、;　　第1章 緒論</b></p><p><b>　　1.1 課題背景</b></p><p>　　1.1.1 研究背景 </p><p>　　運算放大器（簡稱運放）是具有很高放大倍數(shù)的電路單元。在實際地電路中，通常結(jié)合反饋網(wǎng)絡(luò)共同組成某種功能模塊。由于早期應(yīng)用于模擬計算機中，用以實現(xiàn)數(shù)字運算，故得名“運算放大器”。運算放大器（簡

20、稱運放）是許多混合信號系統(tǒng)和模擬系統(tǒng)中的一個組成部分。不同層次的復(fù)雜的運算放大器是用來實現(xiàn)多種功能的：高速放大或過濾的直流偏置。每一代CMOS技術(shù)，由于供應(yīng)減少電壓和晶體管溝道長度的運算放大器的設(shè)計，繼續(xù)為運放的設(shè)計提出一個復(fù)雜的問題。</p><p>　　我們粗略地把運放定義為“高增益的差動放大器”。所謂“高”，指的是對應(yīng)用，其增益已足夠了，通常增益范圍在10~。由于運放一般用來實現(xiàn)一個反饋系統(tǒng)，其開環(huán)增益的

21、大笑根據(jù)閉環(huán)增益電路的精度要求來選取。</p><p>　　20年前，大多數(shù)的運放是各種應(yīng)用的一個通用模塊。這些努力試圖創(chuàng)造一個“理想”的運算放大器，例如，高電壓增益，高輸入阻抗和低輸出阻抗。然而，卻要犧牲成本費用的其他性能如輸出幅度，速度和功耗。</p><p>　　與次相反，今天的運放設(shè)計，放大器的設(shè)計從開始就認識到妥協(xié)之間的各種參數(shù)，這樣一個妥協(xié)，最終將需要更多地考慮整體的設(shè)計，因此

22、，我們需要知道滿足每個人從適當?shù)闹档膮?shù)。例如，如果高速度的要求，增益誤差要求不高的選擇電路結(jié)構(gòu)應(yīng)有利于前者，后者可以犧牲。</p><p>　　運算放大器的版圖設(shè)計，是模擬集成電路版圖設(shè)計的典型，利用Cadence對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標的參數(shù)加以修改并進行模擬，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案，其關(guān)鍵在于尋找目標與決定因素之間的關(guān)系。</p><p><b>

23、;　　1.1.2研究內(nèi)容</b></p><p>　　模擬集成電路設(shè)計過程可以分為倆大部分設(shè)計的前端和后端。前段設(shè)計包括設(shè)計電路、輸入原理圖和仿真電路；后端設(shè)計（也可以叫物理設(shè)計）包括版繪制版圖及其驗證。前段設(shè)計包括設(shè)計電路結(jié)構(gòu)和輸入原理圖。根據(jù)要求參數(shù)設(shè)計所需電路后，把原理圖輸入到設(shè)計環(huán)境中并對其進行電路仿真，也就是對元件尺寸的設(shè)計、電路的結(jié)構(gòu)、布局前電路及負載估計進行模擬。在此過程中要求芯片的生產(chǎn)

24、廠家提供出可以模擬庫文件以便用于仿真。分析電路主要還包括瞬態(tài)分析、直流分析、交流分析、溫度分析、模擬參數(shù)分析、噪聲分析等。如果仿真結(jié)果完全符合了設(shè)計的要求以后就可以將電路提供給后端從而進行版圖方面的設(shè)計。</p><p>　　后端中在繪制完成版圖后最初要通過版圖的一些驗證，版圖的驗證包括版圖與電路原理圖的對比驗證（LVS; Layout Versus Schematic）、電氣規(guī)則的檢查（ERC; Electri

25、cal Rule Check）、設(shè)計規(guī)則的驗證（DRC; Design Rule Check）。DRC驗證是對電路的一些布局進行幾何空間的驗證從而保證廠家在工藝技術(shù)方面可以實現(xiàn)線路的連接；ERC驗證用來檢查電氣連接中的一些錯誤，像電源和地是否短路、器件是否懸空等等所制定的一些電特性。在設(shè)計的規(guī)則檢查中包括了ERC檢查的規(guī)則，一般來說只需要LVS和后仿真能夠通過，ERC都不會有問題，所以ERC驗證不經(jīng)常出現(xiàn)，而廠家也就不會提供出ERC的規(guī)

26、則文件。LVS驗證是把電路圖與版圖作一個拓撲關(guān)系的對比，從而檢查出在布局前后元件值、襯底的類型是否相符，電路連接的方式是否保持一致。版圖中的一些寄生元件將對集成電路的某些性能產(chǎn)生嚴重的影響。因此必須要對從版圖中提取出來的網(wǎng)表（其中包含著寄生元件）進行仿真，此過程稱為后仿真。最后的模擬驗證是將包含有寄生效應(yīng)的整個電路加進輸入信號。</p><p>　　通過了電氣規(guī)則的檢查，設(shè)計規(guī)則的檢查，電路抽取的驗證和后仿真，就

27、可以提交各芯片廠家試流片了。在嚴格按照設(shè)計程序進行電路仿真并通過版圖驗證和后仿真之后，投片是否成功，關(guān)鍵是看芯片制造廠了。</p><p>　　本論文主要分析CMOS集成運算放大各個部分的主要原理；完成對CMOS運放的設(shè)計，用Spectre進行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計指標所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標到版圖設(shè)計的優(yōu)化路徑。運算放大器的版圖設(shè)計

28、，是模擬集成電路版圖設(shè)計的典型，利用Spectre對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案。最后根據(jù)參數(shù)尺寸等進行版圖設(shè)計以及驗證。</p><p>　　本設(shè)計采用全制定模擬集成電路設(shè)計方法，嚴格根據(jù)模擬集成電路的正向設(shè)計流程，采用上華0.6umCMOS雙多晶雙鋁CMOS混合工藝設(shè)計規(guī)則，全部設(shè)計過程在Cadence的設(shè)計平臺上完成。</p><

29、;p>　　1.2 電路設(shè)計流程</p><p>　　一般完整的CMOS電路設(shè)計包括多個步驟，將它簡要分為4步，如圖1.1所示。下面對每一步的工作進行簡單的說明。</p><p>　　首先是確定設(shè)計目標。根據(jù)目標的需求，以及需要使用的電路工藝，決定具體的電路要求。這些要求包括：增益、電源電壓、功耗、帶寬、電路面積、噪聲、失真、輸入輸出動態(tài)范圍等。在這里設(shè)計者要對目標有清晰透徹的理解，并

30、可通過一些方法如建模等對目標的可實現(xiàn)性進行驗證，從而使后續(xù)工作能夠順利的進行。</p><p>　　其次是構(gòu)造電路并進行仿真。通常也可以稱此階段為電路設(shè)計。但是，這里的“設(shè)計”只是整個電路設(shè)計流程中的一步。這里要對電路的各個主要性能進行仿真，對不符合要求的參數(shù)進行修改，并重新仿真。重復(fù)這一過程。使其最終能達到所需要的性能指標。</p><p>　　再次是版圖的繪制。所謂電路原理圖是指器件符

31、號與連線的抽象關(guān)系的表示，并不是實際中的電路連接，因此我們必須將電路原理圖轉(zhuǎn)化為具有實際物理意義的版圖，從而確定出電路各器件以及連線的真實形狀。電路原理圖中的器件符號被版圖中的器件所代替，而原理圖中的連線也用版圖中的導(dǎo)線來表示，最終電路的形狀就被版圖的形狀所代替了。因此也可以這么說，所見的版圖就是需要的電路，最終將版圖提交給生產(chǎn)廠家。</p><p>　　版圖完成之后，把數(shù)據(jù)交給晶片制造廠進行生產(chǎn)，一般需要經(jīng)過6

32、至8周的時間，廠家會制造好電路，將芯片返回給設(shè)計者。</p><p>　　最后是對完成的芯片進行一些測試。在管殼或測試PCB板上封裝上芯片，使用測試儀器，通過設(shè)計外圍電路進行測試，得到所設(shè)計電路的測試結(jié)果進行對比。</p><p>　　圖1.1 模擬集成電路設(shè)計流程</p><p>　　在經(jīng)過“確定目標——電路仿真——版圖制作——流片測試”這4個步驟后，才能算完成了

33、全部的電路設(shè)計流程。將最后的測試結(jié)果和最初的電路指標進行比較，總結(jié)電路設(shè)計的結(jié)果。從而為下一次的電路設(shè)計做準備。</p><p>　　1.3 主要工作以及任務(wù)分配</p><p><b>　　1.3.1主要工作</b></p><p>　?。?）收集CMOS運算放大器和模擬集成電路版圖設(shè)計的相關(guān)資料。</p><p>　

34、?。?）分析CMOS運算放大器電路的構(gòu)成和基本原理并對其相關(guān)電路進行篩選。</p><p>　?。?）學習有關(guān)參考書籍，掌握有關(guān)設(shè)計、計算方法。</p><p>　　（4）方案論證與比較。</p><p>　　（5）電路的單元設(shè)計</p><p>　?。?）對電路進行仿真和參數(shù)分析</p><p>　?。?）版圖設(shè)計與

35、優(yōu)化。</p><p>　?。?）DRC驗證及修改仿真。</p><p><b>　?。?）設(shè)計總結(jié)。</b></p><p>　　1.3.2 任務(wù)分配</p><p>　　（1）第3周：資料收集及整理。</p><p>　?。?）第4周：設(shè)計基本原理圖，并提交畢業(yè)設(shè)計開題報告。</p>

36、;<p>　　（3）第5周~第8周：對設(shè)計的電路進行版圖設(shè)計。</p><p>　　（4）第9周~第14周：根據(jù)從版圖中提取的參數(shù)，進行軟件仿真。將仿真結(jié)果與設(shè)計參數(shù)進行比較，如不滿足設(shè)計指標要求，則修改版圖，再提取參數(shù)、仿真對比，知道滿足需要為止。</p><p>　?。?）第15周~第16周：撰寫設(shè)計報告，提交符合規(guī)范的設(shè)計報告。</p><p>

37、　　（6）第17周：答辯。</p><p><b>　　1.4 小結(jié)</b></p><p>　　本小節(jié)主要介紹了CMOS運放的研究背景以及研究內(nèi)容，還介紹了模擬集成電路設(shè)計的基本流程。使我們對設(shè)計模擬集成電路有了初步的了解。最后指出了本次設(shè)計主要工作以及主要內(nèi)容。</p><p>　　第2章 版圖基礎(chǔ)知識</p><p&g

38、t;　　2.1 版圖的設(shè)計簡介</p><p>　　2.1.1 版圖的概念</p><p>　　版圖：就是按照規(guī)則畫好器件，合理的擺放器件，再用金屬線適當?shù)倪B接。不同的顏色圖案表示不同的層次，工藝廠商按照圖紙制造掩膜版，掩膜版的層數(shù)設(shè)計工藝步數(shù)和成本。不同的顏色圖案層疊起來，從平面圖上反應(yīng)著立體的存在。</p><p>　　2.1.2 版圖中層的意義</p&g

39、t;<p>　　為了更好的理解版圖的概念，這里介紹MOS管。如圖2.1的PMOS管，左側(cè)是電路原理圖中的符號，右邊是物理結(jié)構(gòu)圖。在PMOS管結(jié)構(gòu)圖中，包含了P襯底、N阱、P+有源區(qū)、柵極下氧化層、多晶硅柵以及引出的G、D、S、B各級的接觸孔。實際上，它們是一層一層從下到上疊在一起的。因此，一個MOS管包含了多層結(jié)構(gòu)。</p><p>　　圖2.1 PMOS符號和物理構(gòu)造</p><

40、;p>　　制作MOS管的過程也是按照順序從下到上依次進行的。換句話說，起初只有一層硅片；然后把N阱制作在P襯底上，這就形成了第二層；把有源區(qū)注入N阱中，這就形成了第三層；而作為柵極下的氧化層，要在有源區(qū)上產(chǎn)生一層氧化物，這就形成了第四層；在氧化層上增加多晶硅柵，這就形成了第五層；最后把接觸孔打在MOS管各級上，通過金屬，使MOS管能和其他電路器件相連接，這就形成了第六層。而在MOS管的每一層的制作中又包含若干個步驟。實際上，除了這

41、里提到的這六層外，為了保證制作的可靠性還會適當加入其他物質(zhì)層。一個電路的制作需要使用多項工藝，執(zhí)行許多個步驟。這里我們只要知道集成電路是分層制造，器件具有多層的結(jié)構(gòu)。</p><p>　　由于集成電路是按層制作出來的，而版圖是表示電路實際構(gòu)造的，也就需要不同的層來表示器件、電路的結(jié)構(gòu)以及連接。這些層是和實際電路的物理層相對應(yīng)。表2-1列出了版圖中常見層的名稱以及它的含義。不同的工藝使用的層數(shù)不同，但都會包含制作N

42、MOS管和PMOS管需要的各層，以及連接用的金屬層。</p><p>　　表2-1 版圖中層的定義</p><p>　　2.2 CMOS工藝技術(shù)</p><p><b>　　2.2.1概述</b></p><p>　　因為對電路性能的許多限制均與制造問題有關(guān)，所以在IC電路和版圖的設(shè)計中，對器件工藝的整體了解證明是必要的

43、。而且，今天的半導(dǎo)體技術(shù)要求工藝工程師和電路設(shè)計之間經(jīng)常地交流以熟悉相互的需要，因而必須對工藝的每一個規(guī)則有充分的了解。</p><p>　　設(shè)計集成電路最常采用的兩種工藝是雙極工藝和MOS工藝。這兩大“家族”又分別形成各種各樣的小家族，圖2.2列出了一些廣泛采用的硅集成電路工藝，以前，大多數(shù)數(shù)字電路和模擬電路的設(shè)計都采用雙極工藝，但近年來，MOS工藝的應(yīng)用有了很大的發(fā)展。用戶對高密度數(shù)字電路（如存儲器和微處理器

44、）的需求是 MOS工藝在數(shù)字電路中的應(yīng)用戶不斷發(fā)展的巨大推動力。</p><p>　　模擬電路設(shè)計師們認識到MOS電路的這一特點后，開始將模擬電路和數(shù)字電路設(shè)計在同意塊集成電路上，這方面已經(jīng)取得了巨大的成功。</p><p>　　圖2.2 硅工藝分類</p><p>　　2.2.2 CMOS工藝的一些主要步驟</p><p>　　2.2.2.

45、1.晶片工藝</p><p>　　CMOS工藝在一開始所用到的晶片都必須是具有高質(zhì)量的。換句話說說，晶片必須生長成為只包含非常少的“缺陷”的單晶硅體。另外此外，晶片需要包含合適的雜質(zhì)類型以及摻雜的濃度從而滿足對電阻率的要求。</p><p>　　這類單晶硅生長可以使用“切克勞斯基法”（Czochralski method）來實現(xiàn)：在熔融硅中侵入一塊單晶硅的籽晶，接著一邊旋轉(zhuǎn)籽晶一邊從熔融硅

46、中逐漸地將籽晶拉出來。由此，一個能夠切成薄晶片的大單晶“棒”就完成了。隨著新一代工藝的誕生，晶片的直徑在隨之增大，現(xiàn)今已超過了20cm。注意要在熔融硅中摻入雜志來獲得所需要的電阻率。然后，晶片被拋光和化學腐蝕，以去除在切片過程中造成的表面損傷。在大多數(shù)CMOS工藝中，晶片的電阻率為0.05到0.1Ω.cm，厚度約為500到1000um。</p><p>　　2.2.2.2.光刻</p><p&

47、gt;　　光刻是把電路版圖信息轉(zhuǎn)移到晶片上的第一步。是把某一層從版圖上轉(zhuǎn)移到硅片上。通過被精確控制的電子束將該圖形“寫”在透明玻璃“掩膜版”上。此外，在晶片上涂一層薄層光照后刻蝕特性會發(fā)生變化的“光刻膠”。接下來，將掩膜版置于晶片上方，利用紫外線將圖形投影到晶片上。曝光區(qū)域的光刻膠“變硬”，不透明區(qū)域的光刻膠保持“松軟”。然后，將晶片放到腐蝕劑中去除“松軟”的光刻膠，從而暴露出其下方的硅表面。這一系列操作的過程就稱為完成了一次光刻的流程

48、。</p><p><b>　　2.2.2.3氧化</b></p><p>　　硅的一個獨有的特性是，可以在其表面生成非常均勻的氧化層面幾乎不在晶格中產(chǎn)生應(yīng)力，從而允許柵氧化層的制造薄到幾十埃。除了作為柵的絕緣材外，二氧化硅在很多制造工序中可以作為保護層。在器件之間的區(qū)域，也可以生成一層稱為“場氧”的厚SiO2層，使后面的工序可以在其上制作互聯(lián)線。</p>

49、<p>　　2.2.2.4 離子注入</p><p>　　在制造過程的許多工序中，都必須對晶片進行選擇性摻雜。最常用的摻雜方法是“離子注入法”。它是通過將雜質(zhì)原子加速變?yōu)楦吣茈x子束，再用其轟擊晶片表面而使雜質(zhì)注入無掩膜區(qū)域而實現(xiàn)的。</p><p>　　2.2.2.5 沉積與刻蝕</p><p>　　器件的制造需要各種材料的沉積。這些材料包括多晶硅、隔

50、離互連層的絕緣材料以及作為互連的金屬層。在厚絕緣層上生長多晶硅的一個常用方法是“化學氣相沉積”（CVD）。這種方法是將晶片放到一個充滿某種氣體的擴散爐中，通過氣體的化學反應(yīng)生成所需的材料。</p><p>　　2.2.3 CMOS制造工藝的基本流程</p><p>　　以P阱硅柵CMOS制造工藝的基本流程為例</p><p><b>　　如圖2.3<

51、;/b></p><p>　　圖2.3 P阱硅柵CMOS制造工藝的基本流程</p><p><b>　?。?）定義P阱</b></p><p>　　a. 在N型硅襯底表面生長SiO2層；</p><p>　　b. #1掩膜版：確定P阱區(qū)；</p><p>　　c. P阱：硼離子注入；<

52、;/p><p>　　d. 阱區(qū)推進約4~6um阱深。 </p><p><b>　?。?）確定有源區(qū)</b></p><p>　　a. #2掩膜版，確定有源工作區(qū)；</p><p>　　b. 有源區(qū)表面熱生長薄氧化層約500 </p><p><b>　

53、　（3）確定多晶硅柵</b></p><p>　　a. #3掩膜版，確定多晶硅區(qū)；</p><p><b>　　b. 淀積多晶硅。</b></p><p>　　（4）PMOS管源漏區(qū)形成</p><p>　　#4掩膜版（正版），確定PMOS FET的源漏區(qū)；</p><p>　　b.

54、硼離子注入或硼雜質(zhì)擴散形成PMOS管的源區(qū)和漏區(qū)。 </p><p>　　（5）NMOS管源漏區(qū)形成 </p><p>　　#5掩膜版，即#4掩膜版（負版）確定NMOS管的源漏區(qū)；</p><p>　　b. 砷或磷離子注入或雜志擴散，形成NMOS管的源區(qū)和漏區(qū)。</p><p>　?。?）引線孔 </p>

55、<p>　　a. 淀積場SiO2層；</p><p>　　b. #6掩膜版確定引線孔區(qū)。 </p><p>　　c. 蒸發(fā)鋁金屬層。</p><p><b>　　（7）鋁引線形成</b></p><p>　　#7掩膜版確定鋁引線圖形。

56、 </p><p><b>　　2.3 設(shè)計規(guī)則</b></p><p>　　畫版圖就是根據(jù)電路原理圖，將版圖中的各層的幾何圖形組成對應(yīng)器件，并按照一定的關(guān)系將它們連接起來。如圖2.5（a）所示，這是一個PMOS管版圖，它包含N阱、柵、P+有源區(qū)、P+襯底偏置和接觸孔5層，由大小不等的長方形和正方形組合而成。各層圖形之間滿足一定的尺寸和相對位置的

57、約束。</p><p>　　圖2.5 PMOS管的版圖</p><p>　　為了確保制造出芯片的合格就是這些約束的目的。在集成電路制作過程中，需要準確定位每一層的位置、形狀，然后通過各種工藝將這一層產(chǎn)生出來。而生產(chǎn)過程中的物理化學反應(yīng)和機器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關(guān)系。所有的這些約束條件合在一起就是畫版圖時需要遵守的設(shè)計規(guī)則。</p><p

58、>　　如圖2.5（b）所示的其他幾個圖給出了錯誤的PMOS管版圖。圖2.5（b）的P Active畫出了N阱，圖2.5（c）的N Sub和P Active距離太近，圖2.5（d）的P Active和Poly太近，圖2.5（e）的Poly和接觸孔太近，圖2.5（f）的P Active太窄，P Active和接觸孔的距離太近。這些都違反了設(shè)計規(guī)則，在電路制作中將產(chǎn)生問題。</p><p>　　下面給出了和MOS

59、管相關(guān)的Active層、Poly層、Sub層和Contact層主要的設(shè)計規(guī)則。表2-2是Active（有源區(qū)）和Sub（襯底偏置）的設(shè)計規(guī)則，對應(yīng)圖2.6。表2-3是Poly的設(shè)計規(guī)則，對應(yīng)圖2.7</p><p>　　表2-2 Active層和Sub層版圖規(guī)則</p><p>　　圖2.6 Active層和Sub層的設(shè)計規(guī)則</p><p>　　表2-3 Pol

60、y版圖規(guī)則</p><p>　　圖2.7 Poly層的設(shè)計規(guī)則</p><p>　　表2-4Contact版圖設(shè)計</p><p>　　圖2.8 Contact層的設(shè)計規(guī)則</p><p>　　2.4 MOS集成運放的版圖設(shè)計</p><p>　　MOS運放的版圖設(shè)計過程；先進行電路分析，計算出各端點的電壓及各管的

61、電流，從而求出各管的W/L，進而設(shè)計各管圖形，進行布局、布線，完成版圖設(shè)計。版圖設(shè)計的一般要求如下：</p><p>　　布局要合理。布局是否合理將對許多指標產(chǎn)生重要影響，考慮布局合理性的標準是：各引出端的分布是否與有關(guān)電路兼容（既要通用）；有特要求的單元（如輸入對管等）是否作了合理的安排；布局是否緊湊；溫度分布是否合適。</p><p>　　單元配置適當。即邏輯門乃至管子的安放位置和方向

62、要合適，它不僅包括單元具體形狀的確定，也包括單元方位的選擇。例如，對于一定尺寸的管子或反相器，究竟畫成什么形狀，按什么方向安放，可有多種方式，不同做法將對于電路性能、芯片面積緊湊程度、連線長度等產(chǎn)生很大影響。由于CAD已廣泛用于集成電路的版圖設(shè)計，所以在設(shè)計中應(yīng)盡量使用重復(fù)單元，以便于計算輔助設(shè)計和差錯。</p><p>　　布線要合理。這點在MOS運放版圖設(shè)計中較為重要，這不僅是因為電路中布線所占的面積往往是其

63、元件總面積的好幾倍，而且由于小尺寸MOSFET構(gòu)成的電路線延遲是最小的，此時布線的RC時間常數(shù)將是電路工作速度的主要限制因素。對于硅柵MOS集成電路，由于已經(jīng)有了兩層（有時也叫一層半）布線，通常不再把避免或減小布線交叉作為重要的布線指標。在硅柵MOS集成電路中，主要的布線是鋁線和多晶硅線，通常是以一種作為水平方向布線，而另外一種作為垂直方向的布線。這樣做，不僅可以是版面規(guī)整，而且可以減小兩層間的寄生電容。要根據(jù)流過電流的大小及性能要求，

64、選擇連線種類。要盡量減小布線長度，特別是減小細連線的長度。對于電源線和地線，必須保證足夠的寬度，且應(yīng)是網(wǎng)狀或枝狀布滿整個芯片。對于那些要防止互相引起串擾的布線，一定要遠離，不可靠攏并行。</p><p>　　由于整個硅片表面起伏不平，因此在鋁布線時，盡量避免鋁線的爬坡梯度過大，由最低處到最高處要分幾個臺階過渡。</p><p>　　為便于檢查工藝質(zhì)量，版圖上要安排大量的測試圖形，此外，在M

65、OS運放的設(shè)計中，對電路中對稱部分，如輸入差分放大器，在版圖上盡量對稱（包括尺寸、位置、方向等），以減小輸入失調(diào)。為了減小S,D,G區(qū)面積，溝道寬度W大的MOS管，多采用U形柵布局。為保證電阻比和電容比的精度，不同數(shù)值的電阻和電容，通過重復(fù)采用單位電阻和電容圖形來實現(xiàn)。</p><p><b>　　2.5 小結(jié)</b></p><p>　　由于想采用CMOS技術(shù)來設(shè)計

66、模擬集成電路，所以這一章介紹了CMOS工藝過程，為了了解這一工藝的基本要素，我們描述了半導(dǎo)體的制造步驟，包括擴散、離子注入、淀積等。在進行上述加工步驟過程中我們通過光刻的方法，使得每一步驟只在硅片的某一限定區(qū)域內(nèi)進行。最后對CMOS的版圖設(shè)計做了初步的介紹。</p><p>　　第3章 CMOS運算放大器簡介</p><p><b>　　3.1 概述</b></

67、p><p>　　圖3.1的框圖給出了運放的主要部件。CMOS運放同雙極型運放的結(jié)構(gòu)很相似。差分跨導(dǎo)級構(gòu)成了運放的輸入級，有時還起從雙端差分輸入到單端輸出的變換作用。通常，整個電路的增益，一大部分是由輸入差分級提供的，它還可以改善噪聲性能和每降低輸入失調(diào)。第二級一般采用反相器。當差分輸入級沒有完成差分-單端變換時，就由第二級反相器來完成。如果該運放需要驅(qū)動低阻負載，則在第二級后面再接一個緩沖級，以降低輸出阻抗并增大輸出

68、信號擺幅，偏置電路是給晶體管建立適當?shù)撵o態(tài)工作點。要用補償來穩(wěn)定閉環(huán)特性</p><p>　　圖3.1 運算放大器框圖</p><p>　　理論上說，運放的差模電壓增益為無限大，輸入阻抗也是無限大，輸出阻抗為零。但實際的運放性能只能接近這些值。在大多數(shù)采用無緩沖CMOS運放的實例中，開環(huán)增益達5000Å多就足夠大了。</p><p>　　3.2兩級CMOS

69、運算放大器優(yōu)點：</p><p>　　單級運算放大器輸出對管產(chǎn)生的小信號電流直接流過輸出阻抗，因此單級電路增益被抑制在輸出對管的跨導(dǎo)與輸出阻抗的乘積。在單級放大器中，增益是與輸出擺幅是相矛盾的。要想得到大的增益我們可以采用共源共柵結(jié)構(gòu)來極大地提高輸出阻抗的值，但是共源共柵結(jié)構(gòu)中堆疊的MOS管不可避免地減少了輸出電壓的范圍。因為多一層管子就要至少多增加一個管子的過驅(qū)動電壓。這樣在共源共柵結(jié)構(gòu)的增益與輸出電壓范圍相矛

70、盾。為了緩解這種矛盾引進了兩級運放，在兩級運放中將這兩點各在不同級實現(xiàn)。如本文討論的兩級運放，大的增益靠第一級與第二級相級聯(lián)而組成，而大的輸出電壓范圍靠第二級這個共源放大器來獲得。</p><p>　　3.3 兩級運算放大器原理簡單分析</p><p>　　圖3.2 兩級CMOS運算放大器的電路圖</p><p>　　圖3.2中有多個電流鏡結(jié)構(gòu)，M5, M8組成電

71、流鏡，流過M1的電流與流過M2電流，同時M3，M4組成電流鏡結(jié)構(gòu)，如果M3和M4管對稱，那么相同的結(jié)構(gòu)使得在x，y兩點的電壓在Vin的共模輸入范圍內(nèi)不隨著Vin的變化而變化，為第二極放大器提供了恒定的電壓和電流。</p><p>　　本次在畫版圖時，把整個電路分成5個部分，其中差動放大器這部分又分成兩個小不封，如圖3.2.1所示</p><p>　　圖3.2.1 差動放大器</p&g

72、t;<p>　　這是一個差動放大器，其作用是差分輸入、電位移動、雙端到單端轉(zhuǎn)換及提供增益。使用差動信號優(yōu)點是：能有效抑制共模噪聲，輸出電壓擺幅是單端輸出的兩倍，偏置電路簡單，輸出線性度高。</p><p>　　圖3.2.2 電流鏡有源負載</p><p>　　M3，M4充當2個負載，只是他是有源負載，為什么要用有源負載，我們知道在集成電路中，不能使用過大的電阻，而且|Av|≈

73、gmRc也就是說Rc增大，直流功耗也增大，對電源電壓的要求也會提高。因此Av的增加受到Rc取值的限制。</p><p>　　圖3.2.3 差分對</p><p>　　M1，M2就是一個差分對。</p><p>　　以上就是差動放大器這部分</p><p><b>　　圖3.2.4</b></p><p

74、>　　其中M5為第一級提供恒定偏置電流。在模擬IC中，恒流源是使用得最多的一種單元格，使用恒流源不但符合在IC中多用有源器件的原則，而且恒流源作偏置電路還具有工作點對溫度和電源電壓變化不敏感的優(yōu)點。恒流源作放大器的負載時增益很高，輸出的動態(tài)范圍大。M7就是一個簡單的輸入管，M8嚴格來說他更多是承擔一個穩(wěn)定基極電流，是M5的偏置電流更穩(wěn)定。</p><p><b>　　圖3.2.5</b>

75、;</p><p>　　輸出級放大電路由M6、M7組成。M6為共源放大器，M7為其提供恒定偏置電流同時作為第二級輸出負載。相位補償電路由Cc構(gòu)成，Cc作為密勒補償電容。</p><p>　　此外從電流與電壓轉(zhuǎn)換角度對電路進行分析也許更便于理解。M1和M2為第一級差分輸入跨導(dǎo)級，將差分輸入電壓轉(zhuǎn)換為差分電流。M3和M4為第一級負載，將差模電流恢復(fù)為差模電壓，M6為第二級跨導(dǎo)級，將差分電壓信號

76、轉(zhuǎn)換為電流，而M7再將此電流信號轉(zhuǎn)換為電壓輸出。</p><p><b>　　3.4 小結(jié)</b></p><p>　　本章介紹了CMOS運放的基本原理并對各個部分進行了簡單分析。還簡單介紹了兩級CMOS運放的優(yōu)點。</p><p>　　第4章 CMOS運算放大器的仿真</p><p><b>　　4.1 概述

77、</b></p><p>　　仿真是運放設(shè)計的一項重要內(nèi)容，運放的仿真與運放的應(yīng)用環(huán)境是不可分割的，在仿真之前一定要首先確定運放的實際負載，包括電阻、電容負載，還應(yīng)包括電流源負載，只有負載確定之后，仿真出的結(jié)果才是有意義的；</p><p>　　不同的應(yīng)用場合對運放的性能指標要求也不一樣，并不需要在任何時候都要將運放的所有指標都進行仿真，所以，在仿真之前要明確應(yīng)該要仿真運放的哪

78、幾項指標，哪幾項指標是可以不仿真的。在仿真時，要對不同的指標分別建立仿真電路，這樣有利于電路的檢查；</p><p>　　DC、AC分析是獲得電路某一性能指標信息的一種手段，它需要一些相關(guān)的條件來支持，當我們忽略了某一條件或根本沒有弄清還有哪些條件時，DC、AC分析的結(jié)果就可能與實際情況不一致，導(dǎo)致錯誤的發(fā)生。瞬態(tài)仿真則是反映出電路工作的現(xiàn)象，只有瞬態(tài)仿真通過，才能說明電路具備了相應(yīng)的能力。如：我們在仿真運放的頻

79、率特性時，所設(shè)計的仿真電路是建立在輸入源的輸出電阻為零（或很?。┑幕A(chǔ)之上，此時仿真出的運放穩(wěn)定性很好，但如果實際電路前級的輸出電阻不為零（此時應(yīng)考慮運放輸入級的寄生電容），這時，在做實際電路的瞬態(tài)仿真時，會發(fā)現(xiàn)輸出有較大的過沖，瞬態(tài)仿真必不可少！而且，每一個AC、DC分析結(jié)果都可以用瞬態(tài)仿真加以驗證。</p><p>　　4.2 MOS運算放大器技術(shù)指標總表</p><p>　　表4-1

80、 MOS運算放大器技術(shù)指標總表</p><p><b>　　4.3仿真數(shù)據(jù)</b></p><p>　　4.3.1 DC分析</p><p>　　圖4.1 Vout、M5管電流、M7管電流、Vx與Vy與輸入共模電壓變化的關(guān)系</p><p>　　4.3.2測量輸入共模范圍</p><p>　　運算

81、放大器采用如圖4.2所示的單位增益結(jié)構(gòu)來仿真運放的輸入共模電壓范圍，即把運放的輸出端和反相輸入端相連，同時輸入端加直流掃描電壓，從負電流掃描到正電源。得到的仿真結(jié)果如圖4.4所示（利用MOS管的GD極性相反來判斷放大器的同相端與反相端）</p><p>　　圖4.2 測量共模輸入范圍的原理圖</p><p>　　圖4.3測量共模輸入范圍的電路</p><p>　　圖

82、4.4 運放的輸入共模電壓范圍</p><p>　　4.3.3 測量輸出電壓范圍</p><p>　　在單位增益結(jié)構(gòu)中，傳輸曲線的線性受到ICMR限制。若采用高增益結(jié)構(gòu)，傳輸曲線的線性部分與放大器輸出電壓擺幅一致，圖4.5為反相增益為10的結(jié)構(gòu)，通過RL的電流會對輸出電壓擺幅產(chǎn)生很大的影響，圖4.7為輸出電壓范圍。</p><p>　　圖4.5 測量輸出電壓范圍的原

83、理圖</p><p>　　圖4.6測量輸出電壓范圍的電路圖</p><p>　　圖4.7輸出電壓的范圍</p><p>　　4.3.4 測量增益與相位裕度</p><p>　　相位裕度是電路設(shè)計中的一個非常重要的指標，用于衡量負反饋系統(tǒng)的穩(wěn)定性，并能用來預(yù)測閉環(huán)系統(tǒng)階躍相應(yīng)的過沖，定義為：運放增益的相位在增益交點頻率時（增益幅值等1的頻率點位

84、增益交點），與-180°相位的差值。</p><p>　　圖4.8測量增益與相位裕度的原理圖</p><p>　　圖4.9 運放的交流小信號分析</p><p>　　從圖中看出，相位裕度63°，增益66dB，增益指標未達到，單位增益帶寬僅有4GB左右。</p><p>　　4.3.5 電源電壓抑制比測試</p>

85、<p>　　因為在實際使用中的電源也含有紋波，在運算放大器的輸出中引入很大的噪聲，為了有效抑制電源噪聲對輸出信號的影響，需要了解電源上的噪聲是如何體現(xiàn)在運算放大器的輸出端的。把從運放輸入到輸出的差模增益除以差模輸入為0時電源紋波到輸出的增益定義為運算放大器的電源抑制比，式中的Vdd=0，Vin=0指電壓源和輸入電壓的交流小信號為0，而不是指它們的直流電平。需要注意的是，電路仿真是，認為MOS管都是完全一致的。沒有考慮制造時

86、MOS管的失陪情況，因此仿真得到的PSRR都要比實際測量時好，因此在設(shè)計時要留有余量。</p><p>　　圖4.10 測量電源抑制比的原理圖</p><p>　　圖4.11（a） 正PSRR的測試結(jié)果</p><p>　　圖4.11（b）負PSRR的測試結(jié)果</p><p>　　我們可以計算出低頻下正電源抑制比（PSRR+）為83.24dB

87、，負電源抑制比為（PSRR-）為83.24dB。</p><p>　　4.3.6 運放轉(zhuǎn)換速率和建立時間分析</p><p>　　轉(zhuǎn)換速率是指輸出電壓變化的極限，它由所能提供的對電容充放電的最大電流決定一般來說，擺率不受輸出級限制，而是由第一集的源/漏電流容量決定。建立時間是運算放大器受到小信號激勵時輸出達到穩(wěn)定值（在預(yù)定的榮差范圍內(nèi)）所需的時間，較長的建立時間意味著模擬信號處理速率將降低

88、。</p><p>　　為了測量轉(zhuǎn)換速率和建立時間，將運算放大器輸出端與反相輸入端相連，如圖4.12所示，輸出端接10pF電容，同相輸入端加高、低電平分別為+2.5V和—2.5V，周期為10us無時間延遲的方波脈沖。因為單位增益結(jié)構(gòu)的反饋最大，從而導(dǎo)致最大的環(huán)路增益，所以能用做最壞情況測量，因此采用這種結(jié)構(gòu)來測量轉(zhuǎn)換速率和建立時間。得到的仿真如圖4.13由圖4.13可以看出，建立時間約為0.5us，在圖中波形的上

89、升或下降期間，由波形的斜率可以確定擺率。經(jīng)計算得，上升沿的轉(zhuǎn)換速率SR+為11.6V/us，下降沿的轉(zhuǎn)換速率SR-為10.5V/us。</p><p>　　圖4.12 測量轉(zhuǎn)換速率和建立時間的原理圖</p><p>　　圖4.13 測量擺率和建立時間的電路圖</p><p>　　圖4.14 擺率與建立時間</p><p>　　4.3.7 CM

90、RR的頻率響應(yīng)測量</p><p>　　差動放大器的一個重要特性就是其對共模擾動影響的抑制能力，實際上運算放大器即不能是完全對稱的，電流源的輸出阻抗也不可能是無窮大，因此共模輸入的變化會引起電壓的變化，Vout，Vin,cm是指共模輸出端和共模輸入端的交流小信號，而不是它們的直流偏置電壓。繪制電路圖時，無法體現(xiàn)由于制造產(chǎn)生的不對稱性，因此采用保留余量的方法。注意，同相反相端加入相同的小信號電壓Vcm。</p

91、><p>　　圖4.15 測量CMRR的原理圖</p><p>　　圖4.16 放大器的CMRR的頻率響應(yīng)曲線</p><p>　　從圖中可以得到電路的共模抑制比為81.5dB。在100KHz以下CMRR是相當大的。可以看出，PSRR在高頻處開始退化，這也是兩級無緩沖運算放大器的缺點。</p><p><b>　　4.4 小結(jié)</

92、b></p><p>　　本章主要介紹了仿真的概念。并通過Spectre對CMOS兩級運算放大器進行了仿真。主要包括直流仿真、交流仿真和瞬態(tài)仿真。并根據(jù)仿真結(jié)果對CMOS運放做了簡單修改以使其達到設(shè)計目標。</p><p>　　第5章 算放大器版圖設(shè)計</p><p>　　5.1 Cadence使用說明</p><p>　　（1）在命令

93、行中鍵入以下命令icfb&↙（回車鍵），其中&表示后天工作。icfb調(diào)出Cadence軟件。出現(xiàn)的主窗口如圖5.1所示；</p><p><b>　　圖5.1</b></p><p>　?。?） File菜單</p><p>　　在File菜單下，主要的菜單項有New、Open、Exit等。Library（庫）的地位相當于文件夾

94、，它用來存放一整個設(shè)計的所有數(shù)據(jù)，像一些單元以及子單元中的多種視圖。Cell可以是一個簡單的單元，像一個與非門，也可以是比較復(fù)雜的單元。New菜單項的子菜單下有Library、Cellview兩項。Library項打開New Library窗口。</p><p><b>　　圖5.2</b></p><p>　　① 建立庫（library）：窗口分Library和Te

95、chnology File兩部分。Library部分有Name和Directory兩項，分別輸入要建立的Library的名稱和路徑。如果只建立進行SPICE模擬的線路圖，Technology部分選擇Don’t need a techfile選項。如果在庫中要創(chuàng)立掩膜版或其它的物理數(shù)據(jù)（即要建立除了schematic外的一些view），則須選擇Compile a new techfile (建立新的techfile)或Attach to

96、an existing techfile（使用原有的techfile）。</p><p><b>　　圖5.3</b></p><p>　　② 建立單元文件，在Library Name中選擇存放新文件的庫，在Cell Name中輸入名稱，然后在Tool選項中選擇Composer—schematic。當然在Tool工具中還有很多別的工具，常用的象Composer—sym

97、bol、virtuoso—layout等，分別建立的是symbol、layout的視圖。在Library path file中，是系統(tǒng)自建的library path file文件的路徑及名稱。建立新cell 點擊OK就進入virtuoso editing窗口，如下圖</p><p>　　圖5.4 Cadence 編譯環(huán)境</p><p>　　修改最小引動距離，與工藝有關(guān)方便后期制作。按e打

98、開Display Options修改X Snap spacing和Y Snap spacing 。本次版圖設(shè)計設(shè)置的最小移動距離0.05。</p><p><b>　　5.2 版圖設(shè)計</b></p><p>　　在畫版圖之前，我們先回顧下版圖的分層與連接。大多數(shù)的電路版圖有四種基本分層類型：</p><p>　　導(dǎo)體：這些層是導(dǎo)電層，因為他們

99、能夠傳送信號電壓。擴散區(qū)、金屬層、多晶硅以及阱層都屬于此類。</p><p>　　隔離層：這些層是用于隔離的層，它在垂直方向和水平方向上將各個導(dǎo)電層互相隔離開來。無論是在垂直方向還是再水平方向上都需要進行隔離，以此來避免個別電氣節(jié)點之間產(chǎn)生“短路”現(xiàn)象。</p><p>　　接觸和通孔：這些層用于確定絕緣層上的切口。絕緣層用于隔離，并且允許上下層通過切口或“接觸”孔進行連接，像金屬通孔或者

100、接觸孔就是這類的例子。</p><p>　　注入層：這些層并不明確的規(guī)定一個新的分層或者接觸，而是去定值或改變已經(jīng)存在的導(dǎo)體的性質(zhì)。例如，PMOS晶體管和NMOS晶體管的擴散區(qū)或有源區(qū)是同時被確定的。P+掩膜用于創(chuàng)建P+注入?yún)^(qū)，它可以通過使用P型注入而使某一擴散區(qū)成為P型區(qū)。</p><p>　　以上四種類型的層結(jié)合起來使用，就可以創(chuàng)建晶體管器件、電阻、電容以及互連。 </p&

101、gt;<p>　　5.3 CMOS運放版圖</p><p>　　5.3.1 差動放大器版圖</p><p>　　這里我們主要介紹差動放大器的版圖。</p><p>　　差動放大器要求很好的對稱性和匹配性。而此差動管又是由兩個管子構(gòu)成的。所以我在這里使用了四方交叉的方式來畫著兩個管子。四方交叉非常適合用于兩個管子需要高度對稱的情況。我們將每個管子一分為二

102、，然后把他們按通過一共心點的對角線方向布置。每條對角線方向上的兩個半并聯(lián)了起來，所以這兩半合在一起就像一個器件那樣工作。四方交叉看起來就像是一個四方盒子。這一技術(shù)之所以稱為四方交叉是因為它由四個部分，并且相互交叉放置。</p><p>　　共心技術(shù)對減少在集成電路中存在的熱或工藝的線性梯度影響非常有效。 </p><

103、p>　　圖5.5 差動放大器版圖</p><p>　　5.3.2 CMOS運放總版圖</p><p>　　圖5.6 CMOS運放總版圖</p><p><b>　　5.4 小結(jié)</b></p><p>　　本節(jié)主要介紹了Cadence的使用方法，使大家對Cadence有一個初步的了解。最后介紹了CMOS運放的最終版

104、圖。通過這一章的學習，我們應(yīng)該能夠使用Cadence繪制簡單的電路版圖。</p><p><b>　　總 結(jié)</b></p><p>　　集成電路是一種將“路”和“管”緊密結(jié)合的器件，它以半導(dǎo)體單晶硅為芯片，采用專門的制造工藝，把晶體管，場效應(yīng)管，二極管，電阻和電容等元件及他們之間的連線所組成的完整電路制作在一起，使之具有特定的功能。集成放大電路最初多用于各種模擬信號

105、的運算，故被稱為集成運算放大電路，簡稱集成運放。而CMOS集成運算放大電路即為采用CMOS工藝制造而成的集成運放。</p><p>　　集成運放電路由四部分組成，包括輸入級，輸出級，中間級和偏置電路。輸入級又稱為前置級，它往往是一個雙端輸入的高性能差分放大電路。一般要求其輸入電阻高，差模放大倍數(shù)大，抑制共模信號的能力強，靜態(tài)電流小。輸入級的好壞直接影響集成運放的大多數(shù)性能參數(shù)。輸出級應(yīng)具有電壓線性范圍寬，輸出電阻

106、小（即帶負載能力強），非線性失真小等特點。中間級是整個放大電路的主放大器，其作用是使集成運放具有較強的放大能力，多采用共射或共源放大電路，一般以恒流源作為負載。偏置電路用于設(shè)置集成運放各放大電路的靜態(tài)工作點，集成運放多采用電流源電路為各級提供合適的靜態(tài)工作電流，從而確定了合適的靜態(tài)工作點。</p><p>　　在繪制版圖時，首先，需要對電路無論是電氣方面還是在物理方面都有一個全面的了解。了解電路應(yīng)當怎樣才能達到電

107、氣要求，將使我們能正確的選擇采用什么樣的尺寸和版圖技術(shù)。第二，需要對電路的制造過程非常熟悉——即對在工藝中如何制造每一個部件及如何用它們了如指掌。此外，應(yīng)當把電路圖的數(shù)據(jù)庫看作是芯片設(shè)計文件的主要來源。這樣才能使我們再版圖的繪制中減少重復(fù)性的工作。使我們的版圖設(shè)計更加出色。</p><p>　　本文依據(jù)基本CMOS集成運算放大電路的設(shè)計指標及電路特點，繪制了基本電路圖，用Spectre進行仿真模擬，從模擬的結(jié)果中

108、推導(dǎo)出各個參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計指標所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標到版圖設(shè)計的優(yōu)化路徑。運算放大器的版圖設(shè)計，是模擬集成電路版圖設(shè)計的典型，利用Spectre對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案。最后根據(jù)參數(shù)尺寸等完成了放大器的版圖設(shè)計以及版圖的DRC、LVS驗證。</p><p><b>　　參考文獻<

109、/b></p><p>　　[1]Christopher Saint/Judy Saint.集成電路版圖基礎(chǔ)——實用指南[M].李偉華，孫偉峰，譯.北京：清華大學出版社，2006.10</p><p>　　[2] Christopher Saint/Judy Saint.集成電路掩模設(shè)計——基礎(chǔ)版圖設(shè)計[M].周潤德，金申美，譯.北京：清華大學出版社，2006.1</p>

110、<p>　　[3]Alan Hastings.模擬電路版圖的藝術(shù)（第二版）[M].張為等，譯.北京：電子工業(yè)出版社，2011.9</p><p>　　[4]吳建輝.COMS模擬集成電路分析與設(shè)計[M].電子工業(yè)出版社.2004.10 </p><p>　　[5]姜巖峰.現(xiàn)代集成電路版圖設(shè)計[M].北京:化學工業(yè)出版社.2010</p><p>　　[6

111、]陳中建.COMS電路設(shè)計、布局與仿真[M].北京：機械工業(yè)出版社.2006.1</p><p>　　[7]廖欲評，陸瑞強.集成電路設(shè)計與布局實戰(zhàn)指導(dǎo)[M].北京：科學技術(shù)出版社.2004.4</p><p>　　[8]王自強.CMOS集成放大器設(shè)計.[M]國防工業(yè)出版社.2007</p><p><b>　　致謝詞</b></p>

112、<p>　　歷時將近三個月的時間終于將這篇論文寫完，在論文的寫作過程中遇到了無數(shù)的困難和障礙，都在同學和老師的幫助下度過了。尤其要強烈感謝我的論文指導(dǎo)老師—XXX老師，在每次設(shè)計遇到問題時老師不辭辛苦的講解才使得我的設(shè)計順利的進行。從設(shè)計的選題到資料的搜集直至最后設(shè)計的修改的整個過程中，花費了老師很多的寶貴時間和精力，在此向?qū)煴硎局孕牡馗兄x！導(dǎo)師嚴謹?shù)闹螌W態(tài)度，開拓進取的精神和高度的責任心都將使學生受益終生不厭其煩的幫助