設(shè)計秒表-數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)課程設(shè)計

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文檔簡介

1、　　深圳大學(xué) 實驗報告　　課程名稱：數(shù)字系統(tǒng)現(xiàn)場集成技術(shù) 　　實驗項目名稱：設(shè)計秒表 　　學(xué)院：信息工程學(xué)院 <

2、;/p>　　專業(yè)：集成電路設(shè)計與集成系統(tǒng) 　　指導(dǎo)教師： 　　報告人：學(xué)號：班級： 　　實驗時間：

3、 　　實驗報告提交時間： 　　教務(wù)部制　　目錄　　實驗要求 -------------

4、-------------------------------------------------------------3　　實驗環(huán)境 --------------------------------------------------------------------------3　　Nexys2開發(fā)板介紹及本實驗功能說明 ----------

5、---------------------------3　　框架圖功能與ASM圖 ---------------------------------------------------------4　　各層VHDL代碼、仿真結(jié)果及結(jié)果分析 ----------------------------------6

6、　　資源報告及實驗結(jié)果 -----------------------------------------------------------50　　問題及解決 -----------------------------------------------------------------------51　　總結(jié) ----------------

7、----------------------------------------------------------------52　　一、實驗要求：　　基本要求：它具有計時功能。此秒表有兩個按鍵（reset， start）按下reset鍵后，秒表清零，按下start鍵后，開始計時，再次按下start鍵后，停止計

8、時，用FPGA開發(fā)板上的兩個七段數(shù)碼管顯示時間（以秒為單位），計時由0 到 59 循環(huán)。　　高級要求（可選）：實現(xiàn)基本要求的前提下，增加一個按鍵（select），用于輪流切換兩個七段數(shù)碼管分別顯示百分之一秒，秒，分鐘。　　二、實驗環(huán)境　　windows7&

9、lt;/b>　　ISE14.4　　Nexys2開發(fā)板　　三、Nexys2開發(fā)板介紹及本實驗功能說明　　Nexys2開發(fā)板的核心芯片是具有1200K門的Spartan 3E FPGA，時鐘是由

10、50MHz的晶振提供，還有4個的7段數(shù)碼管，4個按鈕，8個撥碼開關(guān)。　　下圖為Nexys2開發(fā)板的實際部分板分布：　　圖3.1 Nexys2開發(fā)板的實際部分板分布　　圖3.2 Nexys2開發(fā)板的I/O原理圖　　Nexys2板上7段數(shù)碼管為共陽極的方式，陰極獨立。也就是說

11、驅(qū)動7段數(shù)碼管的每一段的顯示，必須給低電平。由于板上的7段數(shù)碼管的設(shè)計結(jié)構(gòu)，為了在4個數(shù)碼管上顯示數(shù)字，必須給出掃描控制電路，圖3.3給出了掃描控制電路的時序結(jié)構(gòu)。為了在每個數(shù)碼管上顯示和連續(xù)的點亮數(shù)碼管，所有的四個數(shù)碼管應(yīng)該每1到16ms就被驅(qū)動一次。　　圖3。3 時序結(jié)構(gòu)　　但在本實驗中，四個數(shù)碼管的驅(qū)動時間為1

12、00us，所以每400us，數(shù)碼管就被驅(qū)動一次，并且效果也很好。　　四、框架圖功能與ASM圖　　1、框架：　　圖4.1.1 框架　　本實驗中使用了4個數(shù)碼管、3個按鈕、5個撥動開關(guān)，數(shù)碼管用來顯示

13、時間，按鈕分別是rst_p異步復(fù)位按鍵、start_stop開始/暫停按鍵、record_button記錄時間按鍵（只能記錄最近的4次），撥動開關(guān)作用分別是key1（兩位）秒表時間選擇（00表示顯示秒和百分秒、01表示顯示分和秒、10表示顯示時和分、11表示顯示天和時）、mode可切換看秒表還是記錄（1表示數(shù)碼管顯示的是正在計數(shù)時間，0表示數(shù)碼管顯示的是已記錄的時間）、key2（兩位）記錄次數(shù)選擇（00表示最近的一次記錄時間、01表示最

14、近第二次的記錄時間、11表示最近第三次的記錄時間、10表示最近第四次的記錄時間）。　　ASM圖　　本實驗中有一個counter計數(shù)模塊，輸出想要的天、時、分、秒和百分秒（后面有詳細(xì)介紹），它的ASM圖如下：　　圖4.2 counterASM圖<

15、p>　　五、各層VHDL代碼、仿真結(jié)果及結(jié)果分析　　全部的模塊展開如下：　　圖5.0 全部模塊展開圖　　頂層chronography模塊　　此模塊只是負(fù)責(zé)連線、分頻器的分頻系數(shù)和復(fù)位的取反（因為我習(xí)慣低復(fù)位，而開發(fā)板的按鍵按下是高電平）<

16、;p>　　代碼為：　　library IEEE;　　use IEEE.STD_LOGIC_1164.ALL;　　entity chronography is　　port(

17、　　clk : in std_logic;　　rst_p : in std_logic;　　start_stop : in std_logic;　　record_button : in std_logic;　　key1 : in std_logic_

18、vector (1 downto 0);--秒表時間選擇　　mode : in std_logic;--可切換看秒表還是記錄　　key2 : in std_logic_vector (1 downto 0);--記錄次數(shù)選擇　　seg7 : out std_logic_vector (7 downto 0)

19、;--dp,g,f,e,d,c,b,a　　an : out std_logic_vector (3 downto 0)　　);　　end chronography;　　architecture Behavioral of chron

20、ography is　　-----------------------------------------------------------　　component button is　　port(　　clk : in std_lo

21、gic;　　rst_n : in std_logic;　　start_stop : in std_logic;--繼續(xù)/暫停鍵　　record_button : in std_logic;--記錄鍵　　key1 : in std_logic_vector (1 dow

22、nto 0);--時間切換選擇　　mode : in std_logic;--選擇秒表時間還是看記錄時間　　key2 : in std_logic_vector (1 downto 0);--可記錄4次，查看第幾次記錄　　time_sel : out std_logic_vector (1 downto 0

23、);--等于key1　　en_counter : out std_logic;--使能計數(shù)器，可使計數(shù)器繼續(xù)或暫停　　en_recorder : out std_logic;--記錄的使能，每按一次，就記錄當(dāng)下時間　　transfer : out std_logic;--選擇秒表時間還是看記錄時間<

24、/p>　　record_sel : out std_logic_vector (1 downto 0)--可記錄4次，查看第幾次記錄　　);　　end component;　　-----------------------------------

25、------------------------　　-----------------------------------------------------------　　component div_clk is　　generic (cnt : integer);--分頻系數(shù)<

26、;p>　　port(　　clk : IN std_logic;　　rst_n : IN std_logic;　　f_clk : out std_logic　　);

27、　　end component;　　-----------------------------------------------------------　　-----------------------------------------------------------　　compo

28、nent counter is　　port(　　clk : in std_logic;--100hz　　rst_n : in std_logic;　　en : in std_logic;

29、dayten : out integer range 0 to 3;--天數(shù)十位　　dayge : out integer range 0 to 9;--天數(shù)個位　　hourten : out integer range 0 to 2;--小時十位　　hourge : out integer range 0

30、 to 9;--小時個位　　minten :out integer range 0 to 5;--分鐘十位　　minge :out integer range 0 to 9;--分鐘個位　　secten :out integer range 0 to 5;--秒十位<p

31、>　　secge :out integer range 0 to 9;--秒個位　　msecten : out integer range 0 to 9;--為100ms　　msecge : out integer range 0 to 9--為10ms　　);

32、　　end component;　　-----------------------------------------------------------　　-----------------------------------------------------------<p&

33、gt;　　component mux10_4 is　　port(　　dayten : in integer range 0 to 3;　　dayge : in integer range 0 to 9;　　hourten : in i

34、nteger range 0 to 2;　　hourge : in integer range 0 to 9;　　minten : in integer range 0 to 5;　　minge : in integer range 0 to 9;　　secten : i

35、n integer range 0 to 5;　　secge : in integer range 0 to 9;　　msecten : in integer range 0 to 9;　　msecge : in integer range 0 to 9;　　sel :

36、in std_logic_vector (1 downto 0);　　out1 : out integer range 0 to 9;　　out2 : out integer range 0 to 9;　　out3 : out integer range 0 to 9;

37、　out4 : out integer range 0 to 9　　);　　end component;　　-----------------------------------------------------------　　--

38、---------------------------------------------------------　　component seg7display is　　port(　　clk : in std_logic;　　rst

39、_n : in std_logic;　　shu1 : in integer range 0 to 9;　　shu2 : in integer range 0 to 9;　　shu3 : in integer range 0 to 9;　　shu4 : in integer

40、 range 0 to 9;　　seg7 : out std_logic_vector (7 downto 0);　　an : out std_logic_vector (3 downto 0)　　);　　end component;

41、　　-----------------------------------------------------------　　-----------------------------------------------------------　　component recorder is

42、　　port(　　clk : in std_logic;　　en_recorder : in std_logic;　　transfer : in std_logic;　　record_sel : in std_l

43、ogic_vector (1 downto 0);　　daytenin : in integer range 0 to 3;--天數(shù)十位　　daygein : in integer range 0 to 9;--天數(shù)個位　　hourtenin : in integer range 0 to 2;--小時十位

44、　　hourgein : in integer range 0 to 9;--小時個位　　mintenin :in integer range 0 to 5;--分鐘十位　　mingein :in integer range 0 to 9;--分鐘個位　　sec

45、tenin :in integer range 0 to 5;--秒十位　　secgein :in integer range 0 to 9;--秒個位　　msectenin : in integer range 0 to 9;--為100ms　　msecgein : in integer range

46、0 to 9;--為10ms　　dayten : out integer range 0 to 3;--天數(shù)十位　　dayge : out integer range 0 to 9;--天數(shù)個位　　hourten : out integer range 0 to 2;--小時十位&

47、lt;p>　　hourge : out integer range 0 to 9;--小時個位　　minten :out integer range 0 to 5;--分鐘十位　　minge :out integer range 0 to 9;--分鐘個位　　secten :out intege

48、r range 0 to 5;--秒十位　　secge :out integer range 0 to 9;--秒個位　　msecten : out integer range 0 to 9;--為100ms　　msecge : out integer range 0 to 9--為10ms</p

49、>　　);　　end component;　　-----------------------------------------------------------　　signal clk_10khz, clk_100hz: std_logic;

50、　　signal rst_n : std_logic;　　signal time_sel : std_logic_vector (1 downto 0);　　signal en_counter : std_logic;　　signal en_recorder : std_

51、logic;　　signal recorder_sel : std_logic_vector (1 downto 0);　　signal transfer : std_logic;　　--cr : counter_recorder　　signal dayten_cr :

52、integer range 0 to 3 := 0;　　signal dayge_cr : integer range 0 to 9 := 0;　　signal hourten_cr : integer range 0 to 2 := 0;　　signal hourge_cr : integer range 0

53、to 9 := 0;　　signal minten_cr : integer range 0 to 5 := 0;　　signal minge_cr : integer range 0 to 9 := 0;　　signal secten_cr : integer range 0 to 5 := 0;</p&

54、gt;　　signal secge_cr : integer range 0 to 9 := 0;　　signal msecten_cr : integer range 0 to 9 := 0;　　signal msecge_cr : integer range 0 to 9 := 0;

55、signal dayten : integer range 0 to 3 := 0;　　signal dayge : integer range 0 to 9 := 0;　　signal hourten : integer range 0 to 2 := 0;　　signal hourge : integer r

56、ange 0 to 9 := 0;　　signal minten : integer range 0 to 5 := 0;　　signal minge : integer range 0 to 9 := 0;　　signal secten : integer range 0 to 5 := 0;

57、;　　signal secge : integer range 0 to 9 := 0;　　signal msecten : integer range 0 to 9 := 0;　　signal msecge : integer range 0 to 9 := 0;　　signal shu1

58、 : integer range 0 to 9 := 0;　　signal shu2 : integer range 0 to 9 := 0;　　signal shu3 : integer range 0 to 9 := 0;　　signal shu4 : integer range 0 to 9 := 0;&l

59、t;/p>　　begin　　process(rst_p)　　begin　　rst_n <= not rst_p;　　end process;

60、　　--產(chǎn)生10khz的時鐘，用于useg7display　　uclk_10khz : div_clk generic map (5000) port map(clk, '1', clk_10khz);　　--產(chǎn)生200hz的時鐘，用于button和counter　　uclk

61、_100hz : div_clk generic map (500000) port map(clk, rst_n, clk_100hz);　　--掃面按鍵　　u1button : button port map(clk_100hz, rst_n, start_stop, record_button, key1,

62、 mode, key2, time_sel, en_counter, en_recorder, transfer, recorder_sel);　　--計數(shù)器，可輸出天數(shù)、小時、分鐘、秒以及10毫秒　　u1counter : counter port map(clk_100hz, rst_n, en_counter, dayten_cr, dayge_

63、cr, hourten_cr, hourge_cr, minten_cr, minge_cr, secten_cr, secge_cr, msecten_cr, msecge_cr);　　--記錄器，可記錄最新4次　　u1recorder : recorder port map(clk_100hz, en_recorder, transfer, rec

64、order_sel, dayten_cr, dayge_cr, hourten_cr, hourge_cr, minten_cr, minge_cr, secten_cr, secge_cr, msecten_cr, msecge_cr, dayten, dayge, hourten, hourge, minten, minge, secten, secge, msecten, msecge);

65、　　--因為只有四個數(shù)碼管，所以要選擇顯示什么時間　　u1mux10_4 : mux10_4 port map(dayten, dayge, hourten, hourge, minten, minge, secten, secge, msecten, msecge, time_sel, shu1, shu2, shu3, shu4);

66、;　　--數(shù)碼管的顯示　　useg7display : seg7display port map(clk_10khz, rst_n, shu1, shu2, shu3, shu4, seg7, an);　　end Behavioral;　　RTL原理圖為：

67、;　　圖5.1.1 頂層RTL原理圖　　打開之后可以看到有七個子模塊：　　圖5.1.2 頂層RTL原理圖　　button模塊　　此模塊是按鍵和撥動開關(guān)掃描，用來緩存和解析I/O輸入的數(shù)據(jù)，即是

68、按鍵和撥動開關(guān)的數(shù)據(jù)，還可以有一定程度的消抖。　　代碼為：　　ibrary IEEE;　　use IEEE.STD_LOGIC_1164.ALL;　　entity button is<b

69、>　　port(　　clk : in std_logic;　　rst_n : in std_logic;　　start_stop : in std_logic;--繼續(xù)/暫停鍵　　record_button : in std_logic;--

70、記錄鍵　　key1 : in std_logic_vector (1 downto 0);--時間切換選擇　　mode : in std_logic;--選擇秒表時間還是看記錄時間　　key2 : in std_logic_vector (1 downto 0);--可記錄4次，查看第幾次記錄</p&

71、gt;　　time_sel : out std_logic_vector (1 downto 0);--等于key1　　en_counter : out std_logic;--使能計數(shù)器，可使計數(shù)器繼續(xù)或暫停　　en_recorder : out std_logic;--記錄的使能，每按一次，就記錄當(dāng)下時間

72、;　　transfer : out std_logic;--選擇秒表時間還是看記錄時間　　record_sel : out std_logic_vector (1 downto 0)--可記錄4次，查看第幾次記錄　　);　　end button;&l

73、t;/p>　　architecture Behavioral of button is　　begin　　process(clk, rst_n)　　variable start_stop1 : std_logic := '0';<

74、;/p>　　variable start_stop2 : std_logic := '0';　　variable start_stop3 : std_logic := '0';　　variable recordbutton1 : std_logic := '0';</p&g

75、t;　　variable recordbutton2 : std_logic := '0';　　variable recordbutton3 : std_logic := '0';　　begin　　if(rst_n = &

76、#39;0') then　　start_stop1 := '0';　　start_stop2 := '0';　　start_stop3 := '0';　　recordbutton1 := '0';&l

77、t;/p>　　recordbutton2 := '0';　　recordbutton3 := '0';　　else　　if(clk' event and clk = '1') then<

78、/p>　　start_stop2 := start_stop1;　　start_stop1 := start_stop;　　recordbutton2 := recordbutton1;　　recordbutton1 := record_button;<p

79、>　　if((start_stop1 = '0') and (start_stop2 = '1')) then--下降沿　　start_stop3 := not start_stop3;　　end if;　　if((recordbutt

80、on1 = '1') and (recordbutton2 = '0')) then　　recordbutton3 := '1';　　else　　recordbutton3 := '0';

81、　　end if;　　time_sel <= key1;　　transfer <= mode;　　record_sel <= key2;　　end if;<

82、;/p>　　end if;　　en_counter <= start_stop3;　　en_recorder <= recordbutton3;　　end process;　　end Behav

83、ioral;　　RTL原理圖為　　圖5.2.1 button RTL原理圖　　button的測試模塊button_tb代碼為：　　LIBRARY ieee;　　USE ieee.std_log

84、ic_1164.ALL;　　ENTITY button_tb IS　　END button_tb;　　ARCHITECTURE behavior OF button_tb IS 　　-- Component Declaration for the Unit Under T

85、est (UUT)　　COMPONENT button　　PORT(　　clk : IN std_logic;　　rst_n : IN std_logic;　　start_stop : I

86、N std_logic;　　record_button : IN std_logic;　　key1 : IN std_logic_vector(1 downto 0);　　mode : IN std_logic;　　key2 : IN std_logic_vec

87、tor(1 downto 0);　　time_sel : OUT std_logic_vector(1 downto 0);　　en_counter : OUT std_logic;　　en_recorder : OUT std_logic;　　transfer :

88、 OUT std_logic;　　record_sel : OUT std_logic_vector(1 downto 0)　　);　　END COMPONENT;　　--Inputs<

89、/p>　　signal clk : std_logic := '0';　　signal rst_n : std_logic := '0';　　signal start_stop : std_logic := '0';　　signal re

90、cord_button : std_logic := '0';　　signal key1 : std_logic_vector(1 downto 0) := (others => '0');　　signal mode : std_logic := '0';

91、signal key2 : std_logic_vector(1 downto 0) := (others => '0');　　--Outputs　　signal time_sel : std_logic_vector(1 downto 0);　　sig

92、nal en_counter : std_logic;　　signal en_recorder : std_logic;　　signal transfer : std_logic;　　signal record_sel : std_logic_vector(1 downto 0);<

93、p>　　-- Clock period definitions　　constant clk_period : time := 10 ns;　　BEGIN　　-- Instantiate the Unit Under Test (UUT)<p

94、>　　uut: button PORT MAP (　　clk => clk,　　rst_n => rst_n,　　start_stop => start_stop,　　record_button => record_button,</p

95、>　　key1 => key1,　　mode => mode,　　key2 => key2,　　time_sel => time_sel,　　en_counter => en_counter,

96、　　en_recorder => en_recorder,　　transfer => transfer,　　record_sel => record_sel　　);　　-- Clock proce

97、ss definitions　　clk_process :process　　begin　　clk <= '0';　　wait for clk_period/2;　　clk

98、 <= '1';　　wait for clk_period/2;　　end process;　　-- Stimulus process　　stim_proc1: process　　begin

99、　　-- hold reset state for 100 ns.　　rst_n <= '1';　　start_stop <= '0';　　record_button <= '0';

100、　　wait for 30 ns;　　start_stop <= '1';　　wait for 30 ns;　　start_stop <= '0';　　wait for 100 ns;&

101、lt;/p>　　record_button <= '1';　　wait for 30 ns;　　record_button <= '0';　　wait for 100 ns;　　start_stop

102、<= '1';　　wait for 30 ns;　　start_stop <= '0';　　-- insert stimulus here 　　wait;<p&

103、gt;　　end process;　　stim_proc2: process　　begin　　-- hold reset state for 100 ns.　　key1 <= "00";

104、;　　mode <= '0';　　key2 <= "10";　　wait for 50 ns;　　key1 <= "01";　　mode <= not mode;<

105、/p>　　key2 <= "11";　　wait for 50 ns;　　key1 <= "10";　　mode <= not mode;　　key2 <= "00&qu

106、ot;;　　wait for 50 ns;　　key1 <= "11";　　mode <= not mode;　　key2 <= "01";　　wait for 50 ns

107、;　　key1 <= "00";　　mode <= not mode;　　key2 <= "10";　　wait for 50 ns;　　key1 <= "

108、00";　　mode <= not mode;　　key2 <= "11";　　-- insert stimulus here 　　wait;　　en

109、d process;　　END;　　仿真結(jié)果為　　圖5.2.2 button仿真結(jié)果　　由圖5.2.2分析，當(dāng)start_stop按鍵按下，然后松開之后的下一個時鐘沿到來時，en_counter就

110、取反，從而控制counter模塊的計數(shù)；而每按下record_button之后，en_recordeer就會產(chǎn)生一個脈沖，給recorder模塊一個記錄的信號；其余的都是緩存作用，transfer對應(yīng)mode撥動開關(guān)的輸入，time_sel對應(yīng)key1撥動開關(guān)的輸入，recorder_sel對應(yīng)key2的輸入。　　計數(shù)counter模塊　　此模塊是用來計

111、數(shù)時間的，可輸出天、時、分、秒、百分秒，可由en來開始/暫停計數(shù)。　　VHDL代碼為：　　library IEEE;　　use IEEE.STD_LOGIC_1164.ALL;　　entity counter is

112、　　port(　　clk : in std_logic;--100hz　　rst_n : in std_logic;　　en : in std_logic;--開始/暫停計數(shù)　　dayten : out

113、 integer range 0 to 3;--天數(shù)十位　　dayge : out integer range 0 to 9;--天數(shù)個位　　hourten : out integer range 0 to 2;--小時十位　　hourge : out integer range 0 to 9;--小時個

114、位　　minten :out integer range 0 to 5;--分鐘十位　　minge :out integer range 0 to 9;--分鐘個位　　secten :out integer range 0 to 5;--秒十位　　secge

115、:out integer range 0 to 9;--秒個位　　msecten : out integer range 0 to 9;--為100ms　　msecge : out integer range 0 to 9--為10ms　　);

116、　　end counter;　　architecture Behavioral of counter is　　begin　　process(clk,rst_n,en)　　variable vdayten : inte

117、ger range 0 to 3 := 3;　　variable vdayge : integer range 0 to 10 := 10;　　variable vhourten : integer range 0 to 3 := 3;　　variable vhourge : integer range 0 to

118、 10 := 10;　　variable vminten : integer range 0 to 6 := 6;　　variable vminge : integer range 0 to 10 := 10;　　variable vsecten : integer range 0 to 6 := 6;</

119、p>　　variable vsecge : integer range 0 to 10 := 10;　　variable vmsecten : integer range 0 to 10 := 10;　　variable vmsecge : integer range 0 to 10 := 10;<

120、;p>　　begin　　if(rst_n = '0') then　　vdayten := 3;　　vdayge := 10;　　vhourten := 3;　　vhour

121、ge := 10;　　vminten := 6;　　vminge := 10;　　vsecten := 6;　　vsecge := 10;　　vmsecten := 10;　　vmsecg

122、e := 10;　　else 　　if(en = '1') then　　if(clk' event and clk = '1') then　　vmsecge := vmsecge - 1;<

123、;/p>　　if(vmsecge = 0) then　　vmsecge := 10;　　vmsecten := vmsecten - 1;　　if(vmsecten = 0) then　　vmsecten := 10;&

124、lt;p>　　vsecge := vsecge - 1;　　if(vsecge = 0) then　　vsecge := 10;　　vsecten := vsecten - 1;　　if(vsecten = 0) then

125、　vsecten := 6;　　vminge := vminge - 1;　　if((vminge = 0)) then　　vminge := 10;　　vminten := vminten - 1;　　if(vminten =

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

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