基于dds的cpfsk調制器設計與實現(xiàn)

1、<p><b>　　編號 </b></p><p><b>　　本科生畢業(yè)設計</b></p><p>　　基于CPFSK的調制器的設計</p><p>　　The Design of Modulator based on CPFSK</p><p><b>　　20

2、09年 6 月</b></p><p>　學 生 姓 名陳</p><p>　專 業(yè)通信工程</p><p>　學 號0504213</p><p>　指 導 教 師</p><p>　學 院電子信息工程學院</p><p><b>　　

3、摘 要</b></p><p>　　調制技術是通信系統(tǒng)的關鍵技術之一。采用高效的數(shù)字調制技術，可降低已調信號的頻譜寬度，改善通信系統(tǒng)的傳輸性能。</p><p>　　本課題是圍繞高效數(shù)字調制技術的研究，著重對CPFSK調制體系的系統(tǒng)方案設計、系統(tǒng)仿真實現(xiàn)、系統(tǒng)性能測試三方面進行研究，所完成的工作主要有：介紹了連續(xù)相位頻移鍵控（CPFSK）調制以及直接數(shù)字頻率合成器（DDS

4、）的組成及工作原理，提出了基于直接數(shù)字頻率合成技術的CPFSK調制器的設計與電路實現(xiàn)，并且給出了提高頻譜純度的橢圓函數(shù)型濾波器的設計。測試結果表明用DDS方法實現(xiàn)對相位要求較高的數(shù)字調制是完全可行的。</p><p>　　關鍵詞：連續(xù)相位頻移鍵控　調制器 直接數(shù)字合成 AD9854 AVR</p><p><b>　　ABSTRACT</b></p>

5、<p>　　Modulation technology is a critical technology in communication system. Adopting high performance modulation technology contributes to the increase of spectral density.</p><p>　　The basic princi

6、ple on CPFSK has been expatiated in the thesis according to collecting literatures.The tasks have been accomplished as follows: the working principle of continuous phase frequency shift keying(CPFSK) modulation and direc

7、t digital frequency synthesizer(DDS) is introduced.The design that achieves the CPFSK modulator based on the DDS technique is presented and this scheme is achieved through circuits and method of designing elliptic filter

8、 that improves the frequency spectrum purene</p><p>　　The test result show that it's feasible to realize the digital modulation meeting the needs of phase requirement using DDS technology.</p><

9、;p>　　Key words：CPFSK modulator DDS AD9854 AVR</p><p><b>　　目 錄</b></p><p>　　第一章 緒論- 1 -</p><p>　　1.1課題背景及意義- 1 -</p><p>　　1.2國內外研究現(xiàn)狀- 1 -</p&

10、gt;<p>　　1.3本文研究的內容- 2 -</p><p>　　第二章 CPFSK及DDS技術原理- 4 -</p><p>　　2.1 CPFSK基本原理- 4 -</p><p>　　2.1.1 CPFSK信號的表示形式- 4 -</p><p>　　2.1.2 典型CPFSK波形- 7 -</p>

11、;<p>　　2.2 CPFSK信號實現(xiàn)途徑- 8 -</p><p>　　2.3 DDS工作原理- 9 -</p><p>　　2.4 DDS技術性能特點- 10 -</p><p>　　2.5 DDS調制器的實現(xiàn)方案- 12 -</p><p>　　第三章 硬件電路設計- 13 -</p><p

12、>　　3.1 調制器系統(tǒng)結構設計- 13 -</p><p>　　3.1.1 系統(tǒng)組成框圖- 13 -</p><p>　　3.1.2 系統(tǒng)功能分析- 13 -</p><p>　　3.2 調制電路設計- 14 -</p><p>　　3.2.1 設計工具軟件簡介- 14 -</p><p>　　3.2

13、.2 AD9854簡介- 14 -</p><p>　　3.2.3 調制電路原理圖及注意事項- 15 -</p><p>　　3.2.4 電路性能分析- 16 -</p><p>　　3.3 控制電路設計- 17 -</p><p>　　3.3.1 ATmega16L簡介- 17 -</p><p>　　3.

14、3.2 ATmega16L電路設計- 18 -</p><p>　　3.4 濾波器設計- 20 -</p><p>　　3.4.1 濾波器的選擇- 20 -</p><p>　　3.4.2 橢圓濾波器的設計- 21 -</p><p>　　第四章 軟件設計- 22 -</p><p>　　4.1 編譯軟件簡介

15、- 22 -</p><p>　　4.2 AD9854通信協(xié)議- 22 -</p><p>　　4.2.1 AD9854寄存器介紹- 22 -</p><p>　　4.2.2 AD9854時序要求- 24 -</p><p>　　4.3 程序流程圖- 24 -</p><p>　　第五章 系統(tǒng)性能測試- 2

16、6 -</p><p>　　5.1 DDS性能測試- 26 -</p><p>　　5.1.1 仿真測試結果- 26 -</p><p>　　5.1.2 時域測試及分析- 28 -</p><p>　　5.1.3 頻域測試及分析- 28 -</p><p>　　5.2 低通濾波器性能測試- 32 -</

17、p><p>　　第六章 結論- 34 -</p><p>　　參考文獻- 35 -</p><p>　　致 謝- 37 -</p><p>　　附 錄1- 38 -</p><p>　　附 錄2- 39 -</p><p><b>　　第一章 緒論</b><

18、;/p><p>　　1.1課題背景及意義 </p><p>　　二十世紀七十年代以來，數(shù)字通信技術迅速崛起并很快取代模擬通信而成為主流。目前，數(shù)字通信的傳輸信道仍為模擬信道，為了使數(shù)字信號能可靠、有效地在模擬信道上傳輸，就必須將數(shù)字信號調制到模擬信號的載波上[1][4]。</p><p>　　調制技術是通信系統(tǒng)的關鍵技術之一，通信系統(tǒng)的性能在很大程度上由調制方式所決定

19、，而對數(shù)字通信系統(tǒng)，數(shù)字調制技術更關系到通信系統(tǒng)性能的優(yōu)劣。為了能在規(guī)定帶寬內得到較高的傳輸速率，以適應信道傳輸，而在解調時又能在較低的信噪比條件下達到所要求的誤碼率，由此對調制提出下述幾點要求：（1）調制的頻譜利用率高，單位帶寬能傳送的比特率高；（2）調制的頻譜應有較小的旁瓣，以避免對鄰道產生干擾；（3）能適應瑞利衰落信道，抗衰落性能好；（4）調制解調電路易于實現(xiàn)[1]。</p><p>　　經過數(shù)年的發(fā)展，現(xiàn)

20、代數(shù)字調制技術的發(fā)展方向是最小功率譜占有率的恒包絡數(shù)字調制技術。目前的通信系統(tǒng)都在追求更大容量、更遠距離及更高效率，尤其是目前廣泛應用的移動通信、衛(wèi)星通信以及航天器的測量、遙測等系統(tǒng)中，這方面的需求和要求就更加緊迫。通信系統(tǒng)的容量與系統(tǒng)所占的頻帶和可利用頻段有著直接的關系，而可利用頻段是不可再生的，并且是具有一定限制的資源。因此，就必須尋求具有更高頻譜利用率的調制技術。</p><p>　　提高頻譜利用率是提高通

21、信系統(tǒng)容量的重要措施，也是人們規(guī)劃和設計通信系統(tǒng)的關注焦點。高的頻譜利用率就是要求已調信號所占的帶寬要窄（即已調頻譜從天線發(fā)射時功率的主瓣要窄，同時旁瓣的幅度要低（即輻射到相鄰頻道的功率要小）。</p><p>　　提高頻譜利用率有兩種途徑：一是降低已調信號的頻譜寬度；二是提高該調制系統(tǒng)的信息傳輸率。由于恒包絡調制技術具有相對較窄的頻譜寬度，因而得到了利用和發(fā)展。</p><p>　　恒包

22、絡調制包括不連續(xù)相位調制和連續(xù)相位調制兩種方式。連續(xù)相位頻移鍵控（CPFSK）調制是一類典型的恒包絡連續(xù)相位調制，本文的研究工作，就是圍繞這種先進的調制技術進行硬件電路設計。本課題對進行數(shù)字通信理論研究的實踐，對提高CPFSK技術的應用水平，對推動CPFSK技術在實際工程中的發(fā)展，有一定實際意義。</p><p>　　1.2國內外研究現(xiàn)狀</p><p>　　數(shù)字調制器的應用在歐美日等西方

23、發(fā)達國家起步較早。早在上世紀六、七十年代，以MOTOROLA為代表的通信廠商開始涉足無線數(shù)據(jù)通信領域。由于對工業(yè)自動化程度的要求也越來越高，越來越多的領域需要建立遙控、遙測系統(tǒng)，取代昂貴的、效率低下的人工作業(yè)，于是無線數(shù)據(jù)傳輸業(yè)務就應運而生。當時較為典型的MODEM芯片之一就是MOTOROLA的MC145442。這也是最早采用FSK（頻移鍵控）制式的MODEM芯片之一。以后發(fā)展起來的MSK、GMSK、QPSK、CPFSK等等，五花八門的

24、調制解調技術，直至現(xiàn)在常用的利用DSP設計的軟件MODEM，都是在早期的FSK原理技術的基礎上不斷改良而發(fā)展起來的，萬變不離其宗。即便是MC145442這樣的低速芯片，直至今天，仍然還有人在使用它，還沒有成為文物，足見其穩(wěn)定性及生命力。</p><p>　　我國在無線數(shù)據(jù)通信技術方面起步較晚，但發(fā)展較快?？吹綗o線數(shù)據(jù)通信的發(fā)展前景，國家無線電管理委員會還專門辟出了223～235MHz等無線數(shù)據(jù)通信專用頻段，這一有

25、遠見的做法為日后數(shù)傳電臺及遙控遙測系統(tǒng)的快速發(fā)展奠定了良好的政策基礎。</p><p>　　在數(shù)字調制器設備的開發(fā)上，國外有幾大通信設備制造商，代表公司有：日本的日精公司，美國的MDS公司，新西蘭的大吉公司等，他們都有各自專業(yè)的數(shù)傳電臺產品。相比之下，國產產品在技術上、器件上、生產工藝上尚有很大差距。 據(jù)了解，在目前的這些產品中，大多數(shù)專業(yè)電臺也都采用的是CPFSK調制方式。</p><p&g

26、t;　　CPFSK是上世紀60年代末到70年代初提出的，在通信領域一直為人們所關注和研究。近年來，美國軍方ARTM（美國先進靶場遙測計劃組織）與愛德華茲（Edwards）空軍基地（AFB）一起支持Nova公司對CPFSK體制（多調制指數(shù)連續(xù)相位調制體制）進行研究，以期建立一種新的調制體制以取代沿用了數(shù)十年的PCM/FM調制體制。</p><p>　　作為CPFSK的一種特殊形式——GMSK，應用更是廣泛。這種調制

27、技術于1987年被歐洲第二代移動通信系統(tǒng)的技術標準所采納（該系統(tǒng)1990年重新命名為全球移動通信系統(tǒng) Global system For Mobile Communication，GSM）。我國擁有世界上最大的GSM網絡，中國移動和中國網通都擁有GSM網絡。</p><p>　　國內對CPFSK的研究并不算太晚。近幾年來國內對CPFSK的研究已經有了一定的進展，但從深度、廣度上來看是不夠的，特別在具體的實現(xiàn)與實際

28、應用方面，還存在較大差距，還需要付出極大的努力。</p><p>　　1.3本文研究的內容</p><p>　　連續(xù)相位頻移鍵控（CPFSK）調制是一種先進的調制技術。本文的任務，就是對其進行硬件電路的實現(xiàn)。</p><p>　　本課題主要研究的內容有：</p><p>　?。?）深入研究、分析CPFSK調制的工作過程，建立可實現(xiàn)的CPFSK

29、調制體系的系統(tǒng)框圖，并設計體系中重要環(huán)節(jié)的具體硬件電路；</p><p>　?。?）詳細探討直接數(shù)字合成技術在CPFSK調制器中的應用；</p><p>　?。?）對CPFSK調制體系中的重要環(huán)節(jié)進行實際測試，對其性能做出評估；</p><p>　　（4）將實驗數(shù)據(jù)與理論值進行對比、分析，研究影響調制器性能的因素。</p><p>　　第二章

30、 CPFSK及DDS技術原理</p><p>　　CPFSK信號具有包絡恒定、相位連續(xù)等優(yōu)點，與其它調制信號相比，它具有很高的頻譜利用率和功率利用率，在數(shù)字通信領域有著廣泛應用。本章就根據(jù)查閱、收集的資料，在消化、分析、總結的基礎上，對連續(xù)相位頻移鍵控（CPFSK）調制技術的原理進行闡述。通過對基本原理的分析，我們能更加清楚地了解CPFSK信號的上述特性[1][6]。</p><p>　　

31、2.1 CPFSK基本原理 </p><p>　　常規(guī)M進制的FSK信號是由載波頻移產生的，頻移量，其中=±1，±3，……±（M-1），它反映了要發(fā)送的數(shù)字信息。這種類型的FSK信號是無記憶的，頻率間切換的實現(xiàn)方法是使用M個調諧到期望頻率的振蕩器，然后根據(jù)在信號間隔時間內所要發(fā)送的特定碼元值，從M個頻率中選擇其中一個，并在一個信號間隔內傳輸。但是在相鄰信號間隔處，從一個振蕩器輸出到另

32、一個振蕩器的輸出突發(fā)式切換，將在信號主頻帶之外產生較大的頻譜旁瓣，且衰減緩慢，因此，用這種方式傳輸信號需要較寬的頻帶。</p><p>　　為避免使用具有較大頻譜旁瓣的信號，可以使攜帶信息的信號頻率調制單個載波，這樣得到的頻率調制信號的相位是連續(xù)的，因此稱為連續(xù)相位頻移鍵控。因為限定了載波相位連續(xù)，所以這種類型的FSK信號是有記憶的[1][7]。</p><p>　　2.1.1 CPFSK

33、信號的表示形式</p><p>　　為了表示CPFSK信號，以PAM信號 </p><p><b>　?。?.1）</b></p><p>　　開始，其中為將二進制信息序列中比特二進制數(shù)字分組映射到幅度電平±1，±3 ……，±（M-1）得到的（其中）。是一個幅值為1/2T，持續(xù)時間為T的矩形脈沖，如圖2.1。用信號

34、對傳輸信號進行頻率調制。由于信號相位為頻率的積分，所以頻率調制導致相位變化。或者說由相位變化達到頻率調制的目的。經過調制得到的信號的等效低通波形可表示為：</p><p><b>　　（2.2）</b></p><p>　　其中，為最大頻偏，為載波初始相位。</p><p>　　對應上式的載波調制信號可表示為：</p><p

35、><b>　?。?.3）</b></p><p>　　其中為表示載波的時變相位，定義為：</p><p><b>　　（2.4）</b></p><p>　　注意，雖然不連續(xù)，但的積分為連續(xù)函數(shù)。因此，我們得到一個相位連續(xù)的信號。在間隔內的載波相位由式（2.4）的積分確定。因此，</p><p&g

36、t;<b>　?。?.5）</b></p><p><b>　　其中，</b></p><p><b>　?。?.6）</b></p><p><b>　?。?.7）</b></p><p><b>　　（2.8）</b></p

37、><p>　　參數(shù)h稱為調制指數(shù)。注意到表示直到時刻的所有碼元的相位積累（記憶），信號為如圖2.1所示矩形脈沖的積分。</p><p>　　圖2.1 脈沖信號及其積分</p><p>　　由式（2.5）可以畫出由信息序列所有可能值生成的相位的軌跡。如圖2.2為在具有二進制碼元值=±1的情況下，在=0起始的一組相位軌跡。而圖2.3為四進制CPFSK的相位軌跡，

38、這些相位軌跡圖被稱作相位樹?？梢?，不同的值對應了相位軌跡的不同變化。</p><p>　　圖2.2 二進制CPFSK相位軌跡</p><p>　　圖2.3 四進制CPFSK相位軌跡</p><p>　　可以看出，CPFSK的相位樹是分段線性的，這是由于脈沖是矩形的。要獲得較平滑的相位軌跡可以通過使用不包含躍變的調制脈沖獲得，例如升余弦脈沖。升余弦脈沖和的變化如圖2.

39、4所示。</p><p>　　圖2.4 升余弦脈沖及其積分</p><p>　　2.1.2 典型CPFSK波形</p><p>　　經過Micro-Cap9仿真得到二進制CPFSK信號時域典型波形如圖2.5所示?？梢钥闯鲈谡{制信號“0”、“1”交替時，載波的頻率發(fā)生變化，但是相位連續(xù)。</p><p>　　圖2.5 CPFSK時域波形<

40、/p><p>　　2.2 CPFSK信號實現(xiàn)途徑 </p><p>　　傳統(tǒng)CPFSK信號的實現(xiàn)途徑包括以下3種方式[7][13]：</p><p><b>　　（1）頻率轉換 </b></p><p>　　采用數(shù)字基帶信號控制兩個獨立的振蕩器，通過加法器疊加實現(xiàn)CPFSK調制。該方式采用了部分數(shù)字電路，精度較高，但由于兩個

41、邊頻采用獨立的高頻振蕩器生成，在頻域引入了大量的諧波成分，無法保證相位連續(xù)的調制。</p><p><b>　?。?）直接調頻 </b></p><p>　　采用數(shù)字基帶信號直接控制LC振蕩回路的參數(shù)改變，實現(xiàn)CPFSK調制。該方式實現(xiàn)容易，相位連續(xù)，但采用了大量的仿真電路組件，頻率精度和穩(wěn)定性無法保證。</p><p>　?。?）調制解調芯片

42、 </p><p>　　采用成熟的調制解調芯片實現(xiàn)。該方式采用了當前通信電子技術發(fā)展的最新成果，直接利用現(xiàn)成硬件加以實現(xiàn)CPFSK調制。精度高、頻率穩(wěn)定性好，但由于調制解調芯片普遍遵循了相應的CCITT通信協(xié)議標準，只能實現(xiàn)特定載頻、特定調制頻率上的CPFSK調制，并且硬件成本較高，無法滿足專用領域的應用。</p><p>　?。?）基于鎖相環(huán)路（PLL）方式的CPFSK調制 </p

43、><p>　　可以保證相位的連續(xù)性，再者利用PLL的穩(wěn)頻特性可以保證較高的頻率穩(wěn)定度，并且實現(xiàn)方法簡便，頻帶寬、工作頻率高、頻譜質量好，但其不足之處為頻率分辨率較低，頻率建立時間長，這些方面遠不如DDS。</p><p>　　因此，該CPFSK調制器采用直接數(shù)字合成（DDS）方式來進行CPFSK調制，其優(yōu)勢在于：</p><p>　　第一，輸出波形靈活且相位連續(xù)，頻率轉

44、換速度快；</p><p>　　第二，選用高穩(wěn)定度的晶振可以保證有很高的頻率穩(wěn)定度和分辨率并且有很低的輸出相位噪聲；</p><p>　　第三，實現(xiàn)容易，集成度高，電路簡單，不受協(xié)議限制，可靈活應運用于多種場合。</p><p>　　但是DDS輸出頻譜雜散較大，因此，雜散的控制是研究DDS的焦點。</p><p>　　2.3 DDS工作原理&

45、lt;/p><p>　　DDS技術將數(shù)字信號處理理論應用于頻率合成領域，從相位的概念出發(fā)進行頻率合成，其機理在根本上有別于傳統(tǒng)的頻率合成技術。圖2.6為DDS的基本實現(xiàn)原理結構圖[21]。</p><p>　　REFCLOCK（參考時鐘）就是DDS的輸入時鐘頻率。一般由外部一個高穩(wěn)定度的晶體振蕩器提供，用來同步合成器的各個組成部分。如果不使用內部PLL倍頻器，DAC的采樣率（系統(tǒng)時鐘）就等于參

46、考時鐘。如果使用內部PLL倍頻器（倍頻系數(shù)為M）或者分頻器（分頻系數(shù)為 R），那么系統(tǒng)時鐘為參考時鐘×M或者參考時鐘÷R。系統(tǒng)時鐘頻率越高，能夠輸出的頻率也就越高，輸出頻率應小于40%系統(tǒng)時鐘頻率。</p><p>　　圖2.6 DDS組成結構</p><p>　　PHASE ACCUMULATOR（相位累加器）由N位加法器與N位累加寄存器級聯(lián)構成。每來一個時鐘脈沖f

47、s，加法器將控制字與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結果送到累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。</p><p>　　如圖2.7，根據(jù)DDS的頻

48、率控制字的位數(shù)N，把360°平均分成了2N等份。</p><p>　　圖2.7 相位累加器原理</p><p>　　假設系統(tǒng)時鐘為Fc，輸出頻率為Fout。每次轉動一個角度360°/2N，則可以產生一個頻率為Fc/2N的正弦波的相位遞增量。那么只要選擇恰當?shù)念l率控制字M，使得Fout/Fc=M/2N，就可以得到所需要的輸出頻率Fout，</p><p

49、>　　Fout=Fc×M/2N</p><p>　　用相位累加器輸出的數(shù)據(jù)作為波形存儲器（ROM）的相位取樣地址。這樣就可把存儲在波形存儲器內的波形抽樣值（二進制編碼）經查找表查出，完成相位到幅值轉換。</p><p>　　波形存儲器的輸出送到D/A轉換器，D/A轉換器將數(shù)字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。</p><p>　　

50、2.4 DDS技術性能特點</p><p>　　與傳統(tǒng)的頻率合成技術相比較，DDS具有以下優(yōu)點[14]：</p><p>　?。?）頻率分辨率高，頻點數(shù)多。直接數(shù)字頻率合成器輸出頻率的分辨率和頻點數(shù)，隨相位累加器的位數(shù)N呈指數(shù)增長，分辨率可達0.001Hz或更高，可滿足精細頻率控制的要求。</p><p>　　（2）頻率穩(wěn)定度高，DDS的頻率穩(wěn)定度和標準時鐘頻率源是

51、同一量級。</p><p>　?。?）頻率轉換速度快。直接數(shù)字頻率合成器是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，它的頻率轉換時間主要由頻率控制字狀態(tài)改變所需的時間及各電路的時延所決定，頻率轉換時間可達納秒量級。</p><p>　?。?）輸出相位連續(xù)。DDS在頻率轉換時只需改變累加器累加步長，而不改變原有的累加值，故變頻時相位連續(xù)。</p><p>　　（5）信號相參。DD

52、S產生的所有頻率都由標準的同一時鐘源控制，因而很容易實現(xiàn)相參信號頻率的產生和變換，在通信、雷達、導航等設備中有極寬廣的應用前景。</p><p>　?。?）輸出的相位噪聲低。DDS頻率的產生由數(shù)字控制直接產生，沒有反饋環(huán)路，而鎖相環(huán)為了減小相位噪聲，必須減小回路的帶寬，致使鎖相環(huán)難于捕獲，頻率轉換速度和穩(wěn)定度不能保障。DDS輸出信號的相位噪聲主要取決于參考源的相位噪聲，只要參考源的相位噪聲小，DDS產生的新頻率的

53、相位噪聲也小。而且DDS對參考頻率源的相位噪聲有改善作用，它的輸出相位噪聲一般要比時鐘源的相位噪聲低。</p><p>　?。?）便于實現(xiàn)復雜方式的信號調制。DDS充分利用大規(guī)模數(shù)字集成芯片的優(yōu)點，將相位累加器，頻率、幅度控制，正交兩路輸出等功能集成于同一芯片內，提供了相位、頻率和幅度調制接口。</p><p>　?。?）大規(guī)模集成，體積小，重量輕。</p><p>

54、;　　然而，由于采用數(shù)字化方法經D/A轉換最終獲得模擬輸出，這種工作方式也帶來以下一些缺點：</p><p>　?。?）相位、幅度的數(shù)字化表示使數(shù)字頻譜呈現(xiàn)周期性，經D/A轉換后，其頻譜如圖2.8所示。</p><p>　　圖2.8 300MHz主頻，80MHz輸出時DDS頻譜</p><p>　　從圖中可以看出，除輸出頻率fout外，還有其各階周期量N×

55、fclk+fout及各階鏡像N×fclk-fout，其中N=1，2，……為了得到純凈的輸出信號，必須濾除其他分量。此外，圖中還顯示出了輸出的各頻率分量的幅度被sinx/x函數(shù)調幅了，這是由于D/A轉換過程中，幅度保持的脈寬為1/Tclk。這種現(xiàn)象引起頻率變化時，輸出信號的幅度也在變化，在工程應用中，這是不允許的。</p><p>　?。?）幅度、相位用有限字長的數(shù)字來表示，引起雜散。由于相位-幅度表存儲

56、量及D/A轉換器位數(shù)的限制，在查表中相位要做截斷，如相位累加器的位數(shù)一般可達32位甚至48位，在查表中只能用十幾位。相位截斷引起失真。在DDS中，由于循環(huán)讀表的操作方式，使輸出信號的失真具有周期性，周期性就意味著產生的雜波能量將集中在某些頻率點上，引起大的雜散。</p><p>　　（3）D/A轉換器非線性將產生諧波。在一般的電子電路中，這些諧波的頻率都遠高于需要信號的頻率，容易濾除。但是在DDS中則有不同，數(shù)字

57、信號頻譜的周期性將使高次諧波的鏡像落入所需信號的頻段，造成不易濾除的干擾。</p><p>　　從以上分析不難看出，DDS的主要問題之一是雜散問題。產生雜散的來源主要有三個：相位累加器相位舍位誤差造成的雜散，幅度量化誤差（由存儲器有限字長引起）造成的雜散和DAC非線性、饋通、有限字長、狀態(tài)轉換效應及它們的綜合作用造成的雜散。本文將針對引起雜散的原因做出優(yōu)化。</p><p>　　2.5 D

58、DS調制器的實現(xiàn)方案</p><p>　　1、采用高性能DDS單片電路的解決方案[12]</p><p>　　隨著微電子技術的飛速發(fā)展，目前性能優(yōu)良的DDS產品不斷推出，主要有Qualcomm、ADI、Sciteg和Stanford等公司的單片集成電路。美國ADI公司的DDS產品有：AD9850、AD9851、可以實現(xiàn)線性調頻的AD9852、兩路正交輸出的AD9854以及以DDS為核心的Q

59、PSK調制器AD9853、數(shù)字上變頻器AD9856和AD9857。ADI公司的DDS系列產品以其較高的性價比，目前取得了極為廣泛的應用。本文采用的即該方案，并在文章的后面將對本文所選用的DDS芯片AD9854作簡要介紹。</p><p>　　采用瑣相環(huán)（PLL）間接合成</p><p>　　雖然此方案具有工作頻率高、頻率范圍寬、頻譜質量好的優(yōu)點，但鎖相環(huán)本身是一個惰性環(huán)節(jié)，鎖定時間長，另外

60、由模擬方法合成的正弦波的參數(shù)（如幅度、頻率和相位等）都很難控制，而且要實現(xiàn)高精度、高速率、大范圍的頻率變化比較困難，不易實現(xiàn)。</p><p>　　3、自行設計的基于FPGA芯片的解決方案</p><p>　　DDS技術的實現(xiàn)依賴于高速、高性能的數(shù)字器件?？删幊踢壿嬈骷云渌俣雀摺⒁?guī)模大、可編程，以及有強大EDA軟件支持等特性，十分適合實現(xiàn)DDS技術。Altera是著名的PLD生產廠商，多

61、年來一直占據(jù)著行業(yè)領先的地位。</p><p>　　雖然利用FPGA則可以根據(jù)需要方便地實現(xiàn)各種比較復雜的調頻、調相和調幅功能，具有良好的實用性。但是，就生成信號質量而言，專用DDS芯片由于采用特定的集成工藝，內部數(shù)字信號抖動很小，可以輸出高質量的模擬信號。所以，在滿足調制功能的前提下，還是盡量選取專用芯片，本項目也是采用專用芯片的方案。</p><p>　　第三章 硬件電路設計</

62、p><p>　　本章將對系統(tǒng)結構、DDS調制電路、控制電路及濾波器做詳細介紹。調制核心采用AD9854，由于FSK在AD9854內部自動完成，所以電路大大簡化，不僅節(jié)省資源，整個系統(tǒng)的可靠性也得到大大的提高。</p><p>　　3.1 調制器系統(tǒng)結構設計</p><p>　　3.1.1 系統(tǒng)組成框圖</p><p>　　圖3.1 系統(tǒng)組成框圖&

63、lt;/p><p>　　3.1.2 系統(tǒng)功能分析</p><p>　　圖3.1是整個CPFSK發(fā)射體統(tǒng)的組成框圖，本文主要設計的是其中的調制電路部分。下面將對系統(tǒng)中各部分做簡要介紹[15]。</p><p>　　DSP用作采集各種基帶信號，同時可以做編碼、濾波、加密等操作，最后將復雜的基帶信號統(tǒng)一變成二進制信息送給調制電路。</p><p>　　

64、調制電路把基帶信息加載到RF載波中。基帶的二進制信息“0”用載波f1發(fā)射，“1”用f2發(fā)射。</p><p>　　調制電路輸出的已調信號經過寬帶放大器，將信號放大，同時寬帶放大器也起到隔離作用，防止后級的帶通濾波器的反射信號進入調制電路。</p><p>　　發(fā)射帶通濾波器（TX BPF）用來衰減不需要的的諧波分量，對波形整形，使占用頻帶窄，帶外衰減快。</p><p&

65、gt;　　驅動放大器和功率放大器對信號進行放大，以便有足夠的發(fā)射功率。</p><p>　　射頻帶通濾波器（RF BPF）用來減少帶外輻射，避免臨信道干擾。</p><p>　　天線通過電感與地面直流短路，這將對射頻帶通濾波器（RF BPF）和功率放大器起保護作用，以防止增加靜態(tài)放電損失。</p><p>　　3.2 調制電路設計</p><p&

66、gt;　　3.2.1 設計工具軟件簡介</p><p>　　原理圖和電路板的設計采用protel的最新版本Altium Designer 6.3。該軟件較之前的版本protel 99se、protelDXP等，有較大的改進。Altium Designer 6.3 包含許多新特征，增強了許多功能，有助于更快地設計出更好的產品。</p><p>　　選用該軟件進行設計的另一個原因是protel

67、格式能被國內大部分制板廠商所接受，通用性好。</p><p>　　由于本課題所用芯片主要選自ADI公司，故仿真軟件選用了NI Multisim Analog Devices Edition v10.0.1。該版本完全免費，是由美國模擬器件公司推出，對ADI公司的芯片有很好的支持。</p><p>　　3.2.2 AD9854簡介</p><p>　　本文選用的DDS

68、芯片AD9854數(shù)字合成器是一種采用了先進的DDS技術的高集成芯片，片內整合了兩路高速、高性能正交D/A轉換器，并具有多種調制功能，通過數(shù)字化編程可以輸出I、Q兩路信號。</p><p>　　圖3.2 AD9854內部功能框圖</p><p>　　各功能塊要點歸納如下[18][20]：</p><p><b>　　1）時鐘產生模塊</b>&l

69、t;/p><p>　　用戶可編程選擇4～20倍的整數(shù)倍倍頻系數(shù)，對時鐘輸入進行倍頻。最大系統(tǒng)時鐘為300MHz。</p><p><b>　　2）波形成形功能</b></p><p>　　控制I路和Q路D/A轉換器輸出波形的上升和下降幅度即完成波形成形功能。</p><p>　　3）正交兩路D/A轉換器</p>

70、<p>　　I路和Q路D/A轉換器都為電流輸出形式，最大電流為20mA。所有D/A轉換器前都有一個反辛格函數(shù)濾波器，可以補償D/A轉換器輸出幅度變化。</p><p>　　4）“控制”D/A轉換器</p><p>　　Q路的D/A轉換器在不同狀態(tài)時，可變?yōu)椤翱刂啤盌/A轉換器來用。</p><p><b>　　5）I/O口緩存器</b&g

71、t;</p><p>　　100MHz 8bit并行或10MHz串行輸入。通過70腳選擇串并方式。</p><p><b>　　6）高速比較器</b></p><p>　　特點是高速，大于300MHz轉換速率，低抖動，靈敏輸入，固定滯后。</p><p>　　3.2.3 調制電路原理圖及注意事項</p>&

72、lt;p><b>　　原理圖見附錄1。</b></p><p>　　根據(jù)AD9854的特性，在硬件電路設計的過程中需要注意以下問題[7][11]：</p><p>　　1、DDS輸出管腳的連接問題。AD9854的很多輸出采用的是差分電流輸出，所以要特別注意DDS的輸出連接。 </p><p>　　1）要注意DDS的IOUT 和/IOUT

73、輸出需要接電阻到地，因為AD9854是電流輸出，輸出電流的大小由DAC Rset來決定。</p><p>　　2）IOUT和/IOUT的端接電阻的大小要滿足滿量程電流在電阻上建立的電壓小于數(shù)據(jù)手冊上的Voltage Compliance Range。端接電阻選擇不對容易損壞輸出級。</p><p>　　3）IOUT和/IOUT的端接阻抗要相同，不能將其中一個懸空。</p>&

74、lt;p>　　2、散熱問題。AD9854發(fā)熱比較嚴重，所以一定要注意散熱問題，可以加散熱片或采取其他方式散熱，否則DDS可能會停止工作或者燒壞。同時，為了降低功耗，最好將反辛格濾波器和其它不用的功能旁路掉。</p><p>　　3、參考時鐘的選擇。DDS的參考時鐘輸入可以使用單端模式，也可以采用差分方式輸入，由于差分時鐘在脈沖邊沿具有更短的上升和下降時間以及最小的抖動率，所以通常為了得到更好的性能，推薦使用

75、差分方式。該方案中采用的差分接收器MC100LVEL16將單端時鐘信號轉換為差分方式然后提供給DDS，同時還起到了共模電壓搬移、差分時鐘幅度調整的作用。但是，不管采用什么方式，時鐘的電壓一定要滿足DDS的輸入要求。</p><p>　　4、更新時鐘信號。更新時鐘信號的產生有2種方式，一種是由AD9854芯片內部自動產生，用戶可以對更新時鐘的頻率進行編程來產生固定周期的內部更新時鐘；另一種是由用戶提供外部更新時鐘，

76、此時AD9854 I/O UD引腳為輸入引腳，由外部控制器提供信號。本文使用單片機的一個I/O端口與AD9854的I/O UD相連接，可以通過軟件的方式實現(xiàn)對更新時鐘信號上升沿的精確控制。</p><p>　　5、輸出頻率選擇。盡量避開雜散較大的輸出點。</p><p><b>　　6、PCB布線問題</b></p><p>　　1）直角走線是

77、我們設計時一定要避免的。</p><p>　　2）RF輸出端遠離RF輸入端，這是總的原則。</p><p>　　3）時鐘輸入線路要盡量短。對時鐘線盡量采取保護地。同層和相鄰層不能有走線與時鐘線在位置上近距離平行。</p><p>　　4）時鐘電路中的寄生電容應該盡量避免和消除。時鐘線路接地布線最忌諱的是在未到達主地之前與屏蔽的地互連，同時盡量避免孤島型地的存在，如果

78、可能就優(yōu)先采取單點直到主地的方法。晶體所在位置鋪地時要仔細斟酌。</p><p>　　5）電源處理。使用不同分支的電源線，每個電源引腳都要做好充分的去耦濾波。對于那些對噪聲敏感電路供電的電源引腳，可能需要外接兩個旁路電容。一個稍大的電容與一個小的電容并聯(lián)，可以提供更寬頻率范圍的去耦，盡量消除噪聲對電源電壓的影響。具體的電路應用中，采用星型電源布線結構，在主節(jié)點放置一個大容量的電容，對于消除低頻噪聲，建立穩(wěn)定的直流

79、電壓很有效。然后在DDS的每個電源引腳都需要接一個低容量的電容器（如0.1uF），用來濾除可能耦合到電源線上的高頻噪聲。</p><p>　　6）數(shù)?；旌喜季€。數(shù)字線布在數(shù)字區(qū)域，模擬線布在模擬區(qū)域。數(shù)字和模擬之間的互連線可采取0歐電阻、電感、磁珠或直接覆銅。電感或磁珠只對某個頻點的噪聲有顯著抑制作用，對于頻率不確定或無法預知的情況，電感和磁珠不合適。0歐電阻相當于很窄的電流通路，能夠有效地限制環(huán)路電流，使噪聲得

80、到抑制。電阻在所有頻帶上都有衰減作用（0歐電阻也有阻抗），它可以看成是一個帶寬很大的噪聲衰減器。</p><p>　　根據(jù)以上設計要點進行電路板設計，使輸出頻譜的雜散控制到盡可能小。</p><p>　　3.2.4 電路性能分析</p><p>　　AD9854的頻率控制字長為48位，其輸出信號可編程控制的頻率精度Δf為：</p><p>　

81、　Δf=300×106/248=1.066×10-6</p><p>　　AD9854的相位控制字長為14位，其輸出信號可編程控制的相位精度Pmin為：</p><p>　　Pmin=π/214=1.917×10-4</p><p>　　頻譜純度是DDS的一個最主要的問題，產生這個問題的主要來源有相位截斷誤差、幅度量化誤差、D/A輸出誤

82、差等幾個方面。</p><p><b>　?。?）相位截斷誤差</b></p><p>　　為了提高頻率分辨率，AD9854采用了48-bit頻率控制寄存器，因此其相位累加器的寬度L=48；另一方面，受ROM存儲容量的限制，AD9854不可能嵌入2L個幅度表，而是采取了一個折中的方法將ROM表的深度定為2W（W=17）。這樣，在查表過程中，通常僅取相位累加器的高17位

83、作為索引，從而產生了相位截斷誤差。但是DDS的輸出通常都是正弦信號，因此，它的相位截斷具有明顯的周期性。尤其是當系統(tǒng)時鐘頻率是輸出正弦波頻率的整數(shù)倍時，這種周期性就更加明顯。</p><p><b>　?。?）幅度量化誤差</b></p><p>　　在大多數(shù)情況下，每個相位對應的幅度值都是一個無限小數(shù)，它并不能在ROM中準確地存儲。通常ROM表的寬度越大，其存儲的數(shù)

84、值就越接近真實值。AD9854中ROM表的寬度為12-Bit。與相位截斷誤差類似，其結果也相當于周期性地引入了一個量化誤差。</p><p>　?。?）D/A輸出誤差</p><p>　　通常D/A輸出信號并不是理想的模擬信號，而是理想信號的一個矩形近似，其頻譜是對正弦信號進行周期延拓，而周期則等于DDS的系統(tǒng)時鐘周期。例如AD9854的系統(tǒng)時鐘為300MHz，若輸出一個70MHz的正弦波

85、時，會在230MHz的地方出現(xiàn)諧波分量。</p><p>　　3.3 控制電路設計</p><p>　　AD9854的正常工作需要控制電路對其進行控制，需要對其內部的寄存器進行設置，對時鐘進行設置，所以一個完善的控制電路必不可少，本文就所采用的ATMEL公司的高性能AVR單片機ATmega16L做出詳細介紹。</p><p>　　3.3.1 ATmega16L簡介&

86、lt;/p><p>　　ATmega16L是ATMEL公司于近些年推出的采用精簡指令集結構的新型單片機，簡稱AVR。其具有很高的運行處理能力。同時它還能夠很好地采用高級語言來編寫嵌入式系統(tǒng)的系統(tǒng)程序，從而能高效地開發(fā)出目標代碼。</p><p>　　ATmega16引腳配置情況如圖3.3。</p><p>　　圖3.3 ATmega16L引腳配置圖</p>

87、<p>　　3.3.2 ATmega16L電路設計</p><p>　　1、ATmega16L的時鐘電路</p><p>　　圖3.4 晶體振蕩器連接</p><p>　　ATmega16L已經內置RC振蕩線路，可以產生1M、2M、4M、8M的振蕩頻率。不過，內置的畢竟是RC振蕩，在一些要求較高的場合，建議使用外部的晶振線路。XTAL1與XTAL2分別

88、為用作片內振蕩器的反向放大器的輸入和輸出，考慮到其最大頻率不超過8MHz，這里選用的晶振為7.3728MHz。</p><p>　　2、ATmega16L的復位電路</p><p><b>　　圖3.5 復位電路</b></p><p>　　Mega16已經內置了上電復位電路。并且在熔絲位里，可以控制復位時的額外時間，故AVR外部的復位電路在上

89、電時，可以設計得很簡單：直接拉一只10k的電阻到VCC即可。但是為了更加可靠，再加上一只0.1uF的電容C0以消除干擾、雜波。D3的作用有兩個：作用一是將復位輸入的最高電壓鉗在VCC+0.5左右，另一作用是系統(tǒng)斷電時，將R0電阻短路，讓C0快速放電，讓下一次來電時，能產生有效的復位。當AVR在工作時，按下S0開關時，復位腳變成低電平，觸發(fā)AVR芯片復位。</p><p>　　3、ATmega16L的ISP下載接口

90、設計</p><p>　　ISP下載接口，不需要任何的外圍零件。使用雙排2X5插座。由于沒有外圍零件，故PB5（MOSI）、PB6（MISO）、PB7（SCK）、復位腳仍可以正常使用，不受ISP的干擾。實際應用時，這個接口可以很方便的升級AVR內的軟件。</p><p>　　在與AD9854通信的過程中，采取串行方式，只需少數(shù)幾個普通IO口就足夠用于與AD9854通信，用一個IO口來控制有

91、源晶振的啟動和關閉，PA口接LED用來指示工作狀態(tài)。ATmega16L的功能還有很多，可以為將來設備的升級提供很大的空間。比如增加人機交互接口，鍵盤輸入發(fā)射頻率、調制方式等，LCD顯示發(fā)射頻率、工作方式等，EEPROM存儲掉電前的工作狀態(tài)和設置參數(shù)，ADC用作輸出功率監(jiān)測……擴展功能有待將來進一步研究。</p><p>　　圖3.6 ISP下載電路</p><p><b>　　3

92、.4 濾波器設計</b></p><p>　　3.4.1 濾波器的選擇</p><p>　　前文已經提到，由于DDS有一個明顯的缺點，輸出頻率越接近Nyquist帶寬的高端，采樣點數(shù)越少，其輸出的雜散干擾就越大。DDS波形合成技術中低通濾波器的設計尤其重要，濾波特性的優(yōu)劣對輸出信號的性能起著重要的影響。</p><p>　　由于有源濾波器中大多數(shù)運算放大

93、器的開環(huán)增益不夠和頻帶的限制，有源濾波器主要應用于低頻場合，因此該項目采用無源低通濾波器。又因為橢圓函數(shù)濾波器在有限頻率上既有零點又有極點，極零點在通帶內產生等波紋，阻帶內的有限傳輸零點減小了過渡區(qū)，可獲得極為陡峭的衰減特性曲線，所以采用橢圓函數(shù)濾波器[9][10]。</p><p>　　圖3.7是幾種濾波器的特性曲線比較。巴特沃斯濾波器（左上）和同階第一類切比雪夫濾波器（右上）、第二類切比雪夫濾波器（左下）、橢

94、圓函數(shù)濾波器（右下）。</p><p>　　圖3.7 幾種類型濾波器比較</p><p>　　3.4.2 橢圓濾波器的設計</p><p>　　根據(jù)奈奎斯特采樣定理可知，輸出信號頻率最高值是DDS芯片的時鐘頻率的一半，但是為了得到較好的輸出雜散性能，一般讓輸出的信號頻率小于參考頻率的40%，即盡量使采樣點數(shù)取得多一些，因此AD9854能輸出最高頻率為120MHz。所

95、以，低通濾波器的截止頻率設計為120MHz。其具體元件參數(shù)見圖3.8[16]。</p><p>　　圖3.8 120MHz低通濾波器電路</p><p><b>　　第四章 軟件設計</b></p><p>　　4.1 編譯軟件簡介</p><p>　　ICCAVR是ImageCraft公司針對AVR單片機而開發(fā)的一個

96、C語言編譯器，他有以下幾個主要特點：</p><p>　　1、ICCAVR是一個綜合了編輯器和工程管理器的集成工作環(huán)境（IDE），是一個純32BIT的程序，可以在Windows下運行，支持長文件名。</p><p>　　2、源文件全部組織到工程之中，文件的編輯和工程的構筑也在IDE的環(huán)境中完成。編譯錯誤在狀態(tài)窗口中顯示，用鼠標單擊編譯錯誤時，會自動調轉到編輯窗口中的錯誤行。同時ICCAVR

97、編譯器能直接生成INTEL HEX格式的燒錄文件和符合AVR STUDIO的調試文件COFF格式。</p><p>　　3、ICCAVR提供了全部的庫源程序及實例代碼，特別提供庫源代碼，并且用戶能夠根據(jù)庫源代碼對ICCAVR提供的庫函數(shù)進行剪裁和擴充。</p><p>　　4.2 AD9854通信協(xié)議</p><p>　　通信協(xié)議是單片機和DDS芯片之間通信必須遵守

98、的規(guī)定，必須按照DDS芯片給出的通信協(xié)議才能對DDS的寄存器進行正確配置。要使DDS正常工作，必須搞懂AD9854的寄存器功能是什么，各自的地址是什么，各位代表什么含義，還要知道它與單片機通信的時序要求是什么。本節(jié)將就這兩個問題進行說明[20]。</p><p>　　4.2.1 AD9854寄存器介紹</p><p>　　該項目所涉及寄存器有Freq 1、Freq 2，還有控制寄存器。&l

99、t;/p><p>　　Freq 1、Freq 2寄存器用來存儲FSK模式時的載波1和載波2的頻率值，其串行通信時的16進制地址是02H和03H。</p><p>　　控制寄存器用來設置AD9854的工作狀態(tài)，完成對DDS的初始化。其16進制地址是07H。表4.1為控制寄存器內容。最右側為該寄存器主復位后的默認值。控制寄存器涉及的功能有：各模塊的POWER-DOWN、PLL的設置、倍頻系數(shù)、工作

100、模式、內/外更新時鐘選擇、辛格濾波器的設置、OSK功能的設置等。</p><p>　　表4.1 控制寄存器</p><p>　　表4.2為倍頻系數(shù)設置要求。該課題選用6倍頻，相應寄存器值設為06H。</p><p><b>　　表4.2 倍頻系數(shù)</b></p><p>　　表4.3為工作模式設置要求。該課題是工作在FS

101、K模式，應將Mode0位置一。</p><p><b>　　表4.3 工作模式</b></p><p>　　圖4.1為AD9854的FSK模式工作示意圖。FSK DATA輸入“0”時，DDS輸出F1，當輸入是“1”時，輸出是F2。</p><p>　　圖4.1 AD9854的FSK模式工作示意圖</p><p>　　4.

102、2.2 AD9854時序要求</p><p>　　本文采用的是串行方式與DDS通信。AD9854的初始化還有頻率控制字的寫入都要嚴格按照圖4.2的時序要求進行，否則可能會引起DDS不能正常工作。</p><p>　　圖4.2 串行通信寫數(shù)據(jù)到DDS的時序要求</p><p>　　CS是AD9854的片選信號，低電平選中。SDIO是數(shù)據(jù)信號。SCLK是串口時鐘信號，邊

103、沿觸發(fā)將數(shù)據(jù)送到I/O緩存寄存器中，當系統(tǒng)接收到有效的更新信號時，才將這些數(shù)據(jù)寫入內部控制寄存器組，完成相應的功能。</p><p><b>　　4.3 程序流程圖</b></p><p>　　系統(tǒng)整個流程如圖4.3所示。</p><p>　　圖4.3 程序流程圖</p><p>　?。?）給系統(tǒng)上電，單片機復位、初始化

104、，然后由單片機向AD9854發(fā)出復位信號。 </p><p>　　（2）將S/P SELECT置0，選擇串行數(shù)據(jù)輸入方式。</p><p>　　（3）給AD9854發(fā)送控制字，使AD9854工作狀態(tài)由缺省的內部更新時鐘模式改變成外部時鐘更新模式。</p><p>　　（4）將AD9854時鐘倍頻器工作的控制字寫入I/O緩沖寄存器中，然后由單片機發(fā)出外部更新時鐘，更新

105、AD9854內部控制寄存器的值。</p><p>　?。?）單片機發(fā)出外部更新信號，至少等待1.0 ms時間使AD9854內部鎖相環(huán)鎖定。然后由單片機發(fā)送有關信號波形參數(shù)給AD9854，對它們的內部控制寄存器內容進行配置。</p><p>　?。?）AD9854開始正常工作，不停地判斷FSK引腳電平值。高電平時輸出頻率為f1，低電平時輸出頻率為f2，然后返回繼續(xù)判斷FSK引腳電平。<

106、/p><p>　　第五章 系統(tǒng)性能測試</p><p>　　5.1 DDS性能測試</p><p>　　5.1.1 仿真測試結果</p><p>　　根據(jù)ADI官方網頁的DDS設計工具，可以得到AD9854的輸出雜散的詳細情況和時域波形，以及濾波后的情況。</p><p>　　圖5.1 仿真設置圖</p>&

107、lt;p>　　因為該軟件未能提供FSK模式仿真，所以這里只測試42M單頻輸出情況，41M輸出時情況類似。</p><p>　　圖5.2 仿真頻譜圖（未濾波）</p><p>　　圖5.3 仿真時域圖（未濾波）</p><p>　　由頻譜圖中可以看出，在未經過濾波之前，DDS輸出的雜散是非常大的，有各階次的諧波以及鏡像頻率，幅度都在-70dB以上。具體各階雜散分

108、布點及幅值詳見附錄2。由于系統(tǒng)時鐘為32M×6=192M，輸出頻率為42M，采樣點數(shù)過少，加之諧波影響，所以時域中的波形表現(xiàn)為階梯狀，需要加濾波器來濾除無用諧波，平滑波形。</p><p>　　圖5.4 經過120M低通濾波器后的仿真頻譜圖</p><p>　　圖5.5 經過120M低通濾波器后的仿真時域圖</p><p>　　由圖可見，經過濾波電路后，大

109、部分諧波被抑制，輸出波形在頻域和時域均得到很大程度的改善。</p><p>　　5.1.2 時域測試及分析</p><p>　　測試條件：參考時鐘32M，倍頻系數(shù)=6×，F(xiàn)SK模式，F(xiàn)1：41M，F(xiàn)2：42M</p><p>　　測試儀器：500M示波器 Agilent 54642D</p><p>　　圖5.6 示波器實測波形圖（

110、未濾波）</p><p>　　上圖為安捷倫配套PC端軟件讀取的示波器波形。由圖中可以看出，在頻率切換時，相位是連續(xù)的，驗證了CPFSK的特性。但是由于所測信號未經過濾波，所以諧波成份較多，故波形不好。</p><p>　　5.1.3 頻域測試及分析</p><p>　　測試條件：參考時鐘32M，倍頻系數(shù)=6×，F(xiàn)SK模式，F(xiàn)1：41M，F(xiàn)2：42M<

111、/p><p>　　測試儀器：1G頻譜分析儀 GW Instek GSP-810 </p><p>　　寬帶SFDR性能測試</p><p>　?。?）頻率范圍0～500MHz</p><p>　　圖5.7 未濾波雜散輸出圖</p><p>　　圖5.8 濾波后的輸出雜散圖</p><p>　　由圖5

112、.7可知，在150M和151M位置處有鏡像頻率輸出，與理論計算出的雜散點192-42=150MHz和192-41=151MHz吻合，在234M和233M位置處的雜散點是由于192+42=234MHz和192+41=233MHz產生的，實測與理論完全吻合。其它階次的雜散點以此類推都可以計算出，與實測情況基本吻合。詳細數(shù)據(jù)可參考附錄2。圖5.8是經過濾波后的測試結果?？梢姙V波器對不需要的諧波信號起到了很大的抑制作用。</p>