組合邏輯電路的設(shè)計(jì)及半加器、全加器

1、實(shí)驗(yàn)四實(shí)驗(yàn)四組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)及半加器、全加器及半加器、全加器一、實(shí)驗(yàn)?zāi)康?.掌握組合邏輯電路的設(shè)計(jì)與測(cè)試方法2.掌握半加器、全加器的工作原理。二、實(shí)驗(yàn)原理和電路1、組合邏輯電路的設(shè)計(jì)、組合邏輯電路的設(shè)計(jì)使用中、小規(guī)模集成電路來(lái)設(shè)計(jì)組合電路是最常見(jiàn)的邏輯電路。設(shè)計(jì)組合電路的一般步驟如圖1.4.1所示。圖1.4.1組合邏輯電路設(shè)計(jì)流程圖根據(jù)設(shè)計(jì)任務(wù)的要求建立輸入、輸出變量，并列出真值表。然后用邏輯代數(shù)或卡諾圖化簡(jiǎn)法求出簡(jiǎn)

2、化的邏輯表達(dá)式。并按實(shí)際選用邏輯門(mén)的類型修改邏輯表達(dá)式。根據(jù)簡(jiǎn)化后的邏輯表達(dá)式，畫(huà)出邏輯圖，用標(biāo)準(zhǔn)器件構(gòu)成邏輯電路。最后，用實(shí)驗(yàn)來(lái)驗(yàn)證設(shè)計(jì)的正確性。1.1.半加器半加器根據(jù)組合電路設(shè)計(jì)方法，首先列出半加器的真值表，見(jiàn)表1.4.1。寫(xiě)出半加器的邏輯表達(dá)式S=ABAB=A⊕BC=AB若用“與非門(mén)”來(lái)實(shí)現(xiàn)，即為半加器的邏輯電路圖如圖1.4.2所示。在實(shí)驗(yàn)過(guò)程中，我們可以選異或門(mén)74LS86及與門(mén)74LS08實(shí)現(xiàn)半加器的邏輯功能；也可用全與非門(mén)

3、如74LS00反相器74LS04組成半加器。圖1.4.5圖1.4.6表1.4.4AiBiCi1YZX1X2X3SiCi000010100110001011101111⑸試設(shè)計(jì)用異或門(mén)、與門(mén)、或門(mén)異或門(mén)、與門(mén)、或門(mén)組成的全加器的邏輯功能并接線進(jìn)行測(cè)試，將測(cè)試結(jié)果記入表1.4.5中，與上表進(jìn)行比較看邏輯功能是否一致。設(shè)計(jì)要求按組合邏輯電路設(shè)計(jì)流程圖所述的設(shè)計(jì)步驟進(jìn)行，直到測(cè)試電路邏輯功能符合設(shè)計(jì)要求為止。表1.4.5AiBiCi1CiSi0