fpga面試---數(shù)電部分

1、FPGA大公司面試筆試數(shù)電部分ASIC工程師1：什么是同步邏輯和異步邏輯？（漢王）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。〔補(bǔ)充〕：同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來(lái)時(shí)，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來(lái)，此時(shí)無(wú)論外部輸入x有無(wú)變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)

2、器外，還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件，電路中沒(méi)有統(tǒng)一的時(shí)鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。2：同步電路和異步電路的區(qū)別：同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。3：時(shí)序設(shè)計(jì)的實(shí)質(zhì)：電路設(shè)

3、計(jì)的難點(diǎn)在時(shí)序設(shè)計(jì)，時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿(mǎn)足每一個(gè)觸發(fā)器的建立保持時(shí)間的而要求。4：建立時(shí)間與保持時(shí)間的概念？建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。不考慮時(shí)鐘的skew，D2的建立時(shí)間不能大于（時(shí)鐘周期TD1數(shù)據(jù)最遲到達(dá)時(shí)間T1maxT2max）；保持間不能大于（D1數(shù)據(jù)最快到達(dá)時(shí)間T1minT2min）；D2的數(shù)據(jù)將進(jìn)入亞穩(wěn)

4、態(tài)并向后級(jí)電路傳播5：為什么觸發(fā)器要滿(mǎn)足建立時(shí)間和保持時(shí)間？因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的，如果不滿(mǎn)足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時(shí)需要經(jīng)過(guò)一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿(mǎn)足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)

5、態(tài)的傳播。（比較容易理解的方式）換個(gè)方式理解：需要建立時(shí)間是因?yàn)橛|發(fā)器的D段像一個(gè)鎖存器在接受數(shù)據(jù)，為了穩(wěn)定的設(shè)置前級(jí)門(mén)的狀態(tài)需要一段穩(wěn)定時(shí)間；需要保持時(shí)間是因?yàn)樵跁r(shí)鐘沿到來(lái)之后，觸發(fā)器要通過(guò)反饋來(lái)所存狀態(tài)，從后級(jí)門(mén)傳到前級(jí)門(mén)需要時(shí)間。6：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？這也是一個(gè)異步電路同步化的問(wèn)題，具體的可以參考《EDACN技術(shù)月刊20050401》。亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定的時(shí)間段內(nèi)到達(dá)一個(gè)可以確認(rèn)的狀態(tài)。

6、使用兩級(jí)觸發(fā)器來(lái)3：指定FPGACPLD的電氣標(biāo)準(zhǔn)和引腳位置。10：FPGA設(shè)計(jì)工程師努力的方向：SOPC，高速串行IO，低功耗，可靠性，可測(cè)試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測(cè)、可驗(yàn)證性發(fā)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時(shí)間提前，這也是一些公司花大力氣設(shè)計(jì)仿真平臺(tái)的原因。另外隨

7、著單板功能的提高、成本的壓力，低功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低，據(jù)說(shuō)altera、xilinx都在根據(jù)自己的芯片特點(diǎn)整理如何降低功耗的文檔。高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用范圍，象xilinx的v2pro中的高速鏈路也逐漸被應(yīng)用?？傊瑢W(xué)無(wú)止境，當(dāng)掌握一定概念、方法之后，就要開(kāi)始考慮FPGA其它方面的問(wèn)題了。11：對(duì)于多位的異步信號(hào)如何進(jìn)行同步？對(duì)以一位的異步信號(hào)可以使用

8、一位同步器進(jìn)行同步，而對(duì)于多位的異步信號(hào)，可以采用如下方法：1：可以采用保持寄存器加握手信號(hào)的方法（多數(shù)據(jù)，控制，地址）；2：特殊的具體應(yīng)用電路結(jié)構(gòu)根據(jù)應(yīng)用的不同而不同；3：異步FIFO。（最常用的緩存單元是DPRAM）12：FPGA和CPLD的區(qū)別？FPGA是可編程ASIC。ASIC:專(zhuān)用集成電路，它是面向?qū)ｉT(mén)用途的電路，專(zhuān)門(mén)為一個(gè)用戶(hù)設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶(hù)的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門(mén)