仿真工作流程(verilogmodelsim+debussy)

1、照抄一篇照抄一篇modelsimdebussy仿真工作流程仿真工作流程(VerilogModelsimDebussy)這是獻給大家的第二篇，文章詳細說明了本人近一年來，自己摸索出來的一套仿真工作流程。接觸過Modelsim這類軟件的朋友可能都會感覺上手比較困難，原因有二：一、對仿真機制不了解，對基于sourcetestbench的工作流程不熟悉（大多數(shù)朋友接觸FPGA仿真可能以wavefm的方式）；二、對軟件的安裝和使用不熟悉，Mode

2、lsim軟件破解和平時常用軟件相比要麻煩一些，也不像常用軟件那樣易于上手。即使入門了，也不一定能夠熟練使用，相信很多朋友后仿過程中都碰到過backannotationerr的問題:)與大家一樣，我也是這樣一步步摸索出來的……設(shè)計語言完全采用verilog設(shè)計工具采用ModelSimDebussy。目前我的工作平臺是Windows使用的版本是ModelSim6.2aDebussy5.3v9。為了便于管理，在文件夾的管理上采用分級管理。舉一

3、個例子：如果頂層模塊是A1；A1劃分為B1，B2，B3；B1又劃分為C1，C2，B2劃分為C3，C4，B3劃分為C5，C6。那么一共建立10個文件夾，分別命名為A1B1B2B3C1C2C3C4C5C6。在各文件夾中存放相應(yīng)的設(shè)計源文件.v和testbench文件.v，這樣可以避免單個文件夾中文件過多，給管理上帶來不便。ModelSim有三種操作模式：GUI、Commline和Batch。GUI模式比較麻煩，又要敲鍵盤，又要點鼠標，對我這

4、樣的懶人不合適:)而且初學者在做后仿的時候，.sdf文件的backannotation比較難掌握。我推薦的是采用編寫.do文件或.bat文件的工作方式。.do文件的編寫可以參照ISE自動生成的.fdo(功能仿真)和.tdo(后仿)文件。通過ISE調(diào)用ModelSim進行仿真，在工程的文件夾下會生成.fdo和.tdo的文件，用編輯器打開文件查看，是諸如此類的一些命令：##NOTE:Donoteditthisfile.##Autogener

5、atedbyProjectNavigatfPostPARSimulation##vlibwk##CompilePostPARModelvlog“C:testgenparshift_reg_timesim.v“vlog“testbench.v“vlog“C:Xilinxverilogsrcglbl.v“vsimnovoptmaxdelaysLsimprims_verlibwktestbenchglbldotestbench.udoview

6、waveaddwaveaddwave.glbl.GSRviewstructureu的幫助下解決了這個問題。用文本編輯器生成一個.bat文件，文件內(nèi)容和.do文件差不多，不過語句到vsim命令為止，此外vsim命令也要做一些修改，添加c參數(shù)。下面給出一個.bat的例子：vlibwkvlog“PCMSyn.v“vlog“Timing.v“vlog“Search.v“vlog“FSM.v“vlog“test.v“vsimcwk.test運行這