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1、1TS201TS201在數(shù)字信號處理設(shè)計中的應(yīng)用在數(shù)字信號處理設(shè)計中的應(yīng)用0引言引言當前信號處理的發(fā)展趨勢是可重構(gòu)、可擴展的通用信號處理系統(tǒng)。即通過靈活的軟件編程來適應(yīng)處理問題的變化和算法的發(fā)展,通過簡單的硬件擴展來適應(yīng)規(guī)模處理的變化,以提高信號處理系統(tǒng)的可編程能力和升級能力。而采用具備強大處理能力的ADSPTS201S芯片可以對大量的數(shù)據(jù)作實時處理。TS201S可在600MHz的內(nèi)核時鐘下完成每秒48億次乘累加(MAC)運算和每秒36
2、億次浮點運算(FLOP),具有比同類處理器高出50%~100%的處理能力。它內(nèi)部集成了24MB的存儲器,其片內(nèi)大存儲量與高達33.6Gbs的內(nèi)部帶寬是提高性能的關(guān)鍵。TS201S的外部64位數(shù)據(jù)總線和32位地址總線時鐘最高可達125MHz。本文通過GA3816、FPGA和DSP構(gòu)建了一個高速、通用、可擴展的多功能信號處理平臺,該信號處理平臺經(jīng)過動態(tài)配置GA3816處理芯片可實現(xiàn)一些信號處理領(lǐng)域常用的運算,也可以通過對DSP、FPGA芯片
3、的編程來實現(xiàn)一些其它算法,所以該平臺能夠廣泛的應(yīng)用于信號處理等領(lǐng)域。1系統(tǒng)設(shè)計系統(tǒng)設(shè)計1.11.1系統(tǒng)硬件結(jié)構(gòu)系統(tǒng)硬件結(jié)構(gòu)本通用信號處理平臺主要由雙TS201、雙stratix系列FPGA和雙GA3816處理器構(gòu)成,同時使用了一些RAM、FLASH和SDRAM器件來存儲系統(tǒng)中的數(shù)據(jù)和程序。系統(tǒng)與外部進行通信的接口主要采用CPCI總線接口。本設(shè)計采用DSP結(jié)合FPGA的方式。這種方式最大的優(yōu)點就是結(jié)構(gòu)靈活,有較強的通用性,適合模塊化設(shè)計,
4、并能夠提高效率,同時,其開發(fā)周期較短,系統(tǒng)容易維護和擴展,所以,這種結(jié)構(gòu)目前比較流行。圖1是該系統(tǒng)的結(jié)構(gòu)框圖。3說,GA3816的速度為12.8μs,而主頻為300MHz的TS201則為32.78μs),所以在系統(tǒng)所需實現(xiàn)的功能中,如果GA3816芯片可以實現(xiàn)就直接用它來實現(xiàn)(如FFT、FIR等),GA3816不能實現(xiàn)的功能則可根據(jù)需要在TS201和FPGA中編程實現(xiàn)。在FPGA中對GA3816芯片進行配置可以實現(xiàn)GA3816的不同處理
5、功能以及運算模式,從而滿足不同應(yīng)用場合中GA3816芯片的不同數(shù)據(jù)處理功能。1.3時鐘模塊ADSPTS201S的系統(tǒng)輸入時鐘SCLK同時也是TS201S的外部接口時鐘,為與外部器件兼容,SCLK不應(yīng)取得太高。一般可取內(nèi)核時fCCLK為fSCLK與SCLKRAT的積,PBUS的工作時鐘fSOCCLK為fCCLK/2,鏈路口時鐘fLxCLK為fCCLK/CR(CR為LCTLxREGlSTER的設(shè)置值),若SPD位設(shè)置為100,則取fLxCL
6、K=fCCLK/4。這樣,將時鐘信號再經(jīng)過時鐘驅(qū)動后分別送入兩個FPGA,再由FPGA的鎖相環(huán)進行倍頻或者分頻就可得到DSP、SDRAM、GA3816和RAM所需要的時鐘信號。GA3816和RAM的時鐘信號可由FPGA直接提供,DSP和SDRAM的時鐘信號則由FPGA提供的時鐘通過一個時鐘驅(qū)動器來供給。設(shè)計時應(yīng)盡可能的使時鐘線等長的到達器件,這樣可以減少時鐘偏移,從而使DSP和SDRAM之間能夠更好的通信。因為時鐘信號是非常敏感的信號,
7、所以要盡量的減少反射和串擾。在時鐘信號線上串接適當?shù)钠ヅ潆娮杩梢杂行У臏p少反射,而減少串擾則需要在時鐘走線周圍留出額外的空間,或者把時鐘線單獨放在兩個地平面層中間的一層,這樣可以使時鐘的信號完整性得到有效的改善。1.4電源模塊stratix和GA3816的核電源電壓分別為1.5V和1.8V,3.3V為I/O電源,ADSPTS201S的三種電源如表1所列。本設(shè)計中所需的四種電壓都是從外部輸入的5V電源轉(zhuǎn)換而成的,轉(zhuǎn)換芯片選用TI公司的TP
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