2b-cycle高速逐次逼近型模數(shù)轉(zhuǎn)換器設(shè)計研究.pdf

1、本文介紹一種400MS/s8bit高速逐次逼近型模數(shù)轉(zhuǎn)換器(SuccessiveApproximatedRegister Analog-Digital Converter，SAR ADC)。與傳統(tǒng)SAR ADC每個時鐘周期輸出1比特數(shù)據(jù)(1b/cycle)相比，本文采用的架構(gòu)每個時鐘周期輸出兩比特數(shù)據(jù)(2b/cycle)。為了實現(xiàn)2b/cycle SAR ADC，本文采用了兩套電容陣列:主數(shù)模轉(zhuǎn)換器(Main Digital-Analo

2、gConverter，M-DAC)和輔助數(shù)模轉(zhuǎn)換器(Auxiliary DAC，AUX-DAC)，其中M-DAC用來采樣輸入信號和實現(xiàn)逐次逼近邏輯，AUX-DAC則用來產(chǎn)生實現(xiàn)2b/cycle所需要的比較參考電壓。M-DAC采用了頂極板采樣的方式，與傳統(tǒng)底極板采樣相比，采樣電容數(shù)目減少1/2，由于2b/cycle的架構(gòu)優(yōu)勢，最后兩位結(jié)果可以直接輸出，而不需要給電容陣列建立，采樣電容的數(shù)目可以在原來的基礎(chǔ)上再縮小1/2，則總采樣電容的數(shù)目

3、只有傳統(tǒng)結(jié)構(gòu)的1/4。M-DAC還采用了拆分(Split)電容的方法，保證了在比較轉(zhuǎn)換的過程中輸入信號的共模電平不變。AUX-DAC在工作過程中，保證了單向的開關(guān)切換時序，極大的減小了電容的開關(guān)切換功耗。本文提出的架構(gòu)中使用了內(nèi)插預(yù)放大電路，可以將輸入信號和比較器隔離開，減小比較器回踢噪聲的影響。為了進(jìn)一步提高SAR ADC的工作速度，本文采用了交替工作模式比較器，即每個時鐘周期采用不同組的比較器，與傳統(tǒng)結(jié)構(gòu)相比，可以大大簡化數(shù)字邏輯控

4、制電路，縮短其延時，比較器的輸出結(jié)果可以直接送給電容陣列建立。由于本文的架構(gòu)中使用了多個比較器，比較器的失調(diào)會嚴(yán)重降低系統(tǒng)的性能，因此采用了數(shù)字前臺校準(zhǔn)技術(shù)對每個比較器的失調(diào)電壓進(jìn)行校正。
　　本文設(shè)計的SAR ADC采用TSMC65 nm工藝進(jìn)行流片，有效芯片面積為340μm×260μm。版圖后仿結(jié)果表明，在400 MHz采樣速率下，信號噪聲諧波失真比(SNDR)和無雜散動態(tài)范圍(SFDR)分別達(dá)到48dB和58dB，功耗為5.