基于FPGA的多模多通道相參信號(hào)源設(shè)計(jì).pdf

1、本文針對(duì)現(xiàn)有通用信號(hào)源功能不能滿足專用設(shè)備的測(cè)試需求，設(shè)計(jì)了一種基于FPGA和高速DAC技術(shù)相結(jié)合的多模多通道相參信號(hào)源的方法。該信號(hào)源充分利用低成本、高性能的 FPGA邏輯資源豐富、速度快、可用管腳多、DDS IPCORE精度高以及可編程并行處理等特點(diǎn)，產(chǎn)生多通道任意波形且相位可控的中射頻信號(hào)，并通過高速 DAC實(shí)現(xiàn)數(shù)模轉(zhuǎn)換。同時(shí)，利用帶有第二奈奎斯特區(qū)輸出功能的高速 DAC，如 AD9119/AD9129，實(shí)現(xiàn)超奈奎斯特輸出，用于產(chǎn)

2、生輸出頻率更高的更高的信號(hào)。
　　本研究主要內(nèi)容包括：⑴介紹了FPGA產(chǎn)生多模式信號(hào)的設(shè)計(jì)結(jié)構(gòu)。為解決DAC轉(zhuǎn)換速率遠(yuǎn)高于現(xiàn)有 FPGA器件的工作時(shí)鐘的問題，詳細(xì)介紹了一種并行DDS信號(hào)產(chǎn)生方式。根據(jù)DAC的轉(zhuǎn)換速率，設(shè)計(jì)了并行信號(hào)產(chǎn)生過程中所需要的并行通道數(shù)量，然后基于 FPGA的硬件資源與實(shí)現(xiàn)方法，詳細(xì)設(shè)計(jì)了各模式信號(hào)產(chǎn)生的結(jié)構(gòu)，最后利用 Verilog HDL語言對(duì)信號(hào)產(chǎn)生結(jié)構(gòu)進(jìn)行編程與仿真分析，用于驗(yàn)證編寫的Verilog

3、 HDL語言程序的正確性。⑵介紹了多模多通道相參信號(hào)源的硬件設(shè)計(jì)平臺(tái)。根據(jù)多模多通道相參信號(hào)源的技術(shù)指標(biāo)要求，詳細(xì)介紹了一種基于FPGA、高速DAC、兩級(jí)同步相位校正的硬件電路的設(shè)計(jì)方案，并詳細(xì)介紹了兩級(jí)多通道相位同步的設(shè)計(jì)方法與實(shí)現(xiàn)方式。并根據(jù)DAC的特性參數(shù)以及奈奎斯特第一區(qū)、第二區(qū)及第三區(qū)的輸出頻率響應(yīng)特性，通過切換 DAC工作時(shí)鐘，擴(kuò)展了輸出信號(hào)頻率范圍，避免了輸出信號(hào)頻率在0.5倍采樣率、1倍采樣率及1.5倍采樣率附近時(shí)，輸出